具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见附图1，本发明实施例公开了一种Cache RAM与Retention RAM数据交换控制器，该数据交换控制器设于Cache RAM与Retention RAM之间，包括：

主控制状态机1，主控制状态机1用于控制数据搬运；

数据搬运过滤判断模块2，数据搬运过滤判断模块2与主控制状态机1连接，用于判断数据是否需要执行搬运；

缓存模块3，缓存模块3与数据搬运过滤判断模块2连接，用于缓存TAG 内容和所搬运的cache line数据；

存储访问端口控制模块4，存储访问端口控制模块4分别与缓存模块3和主控制状态机1连接，用于对各个端口进行读写控制；

寄存器文件5，寄存器文件5分别与主控制状态机1和数据搬运过滤判断模块2连接，用于存储寄存器配置命令；

RAM端口，RAM端口一端与存储访问端口控制模块4连接，其另一端与外部的CacheRAM或Retention RAM连接；以及

接口模块，接口模块一端与寄存器文件5和主控制状态机1连接，其另一端的AHBSlave接口通过外部的AHB总线和系统CPU连接，用于接受系统数据换入/换出命令。

在一个具体的实施例中，缓存模块3包括TAG缓存单元31和cache line 行缓存单元32，TAG缓存单元31和cache line行缓存单元32均与数据搬运过滤判断模块2连接；

TAG缓存单元31用于缓存TAG内容，cache line行缓存单元32用于缓存所搬运的cache line数据。

在一个具体的实施例中，接口模块包括AHB slave接口单元8和中断接口单元9；

AHB slave接口单元8一端与寄存器文件5连接，其另一端与AHB总线上的AHB端口连接，用于接受系统数据换入/换出命令；

中断接口单元9一端与主控制状态机1连接，其另一端与系统CPU连接，用于通知CPU数据搬运结束。

在本实施例中，寄存器文件5包括命令寄存器、地址寄存器、状态寄存器和模式寄存器等。

在一个具体的实施例中，RAM端口包括第一RAM端口6和第二RAM端口7，第一RAM端口6与外部的Cache RAM连接，第二RAM端口7与外部的Retention RAM连接。

在一个具体的实施例中，参见附图2，数据搬运过滤判断模块2包括：

TAG项索引单元21，用于使用逻辑地址中的INDEX域索引获取TAG项；

标志判定单元22，用于判定当前TAG项的有效标志位V是否有效；

命中判定单元23，用于在当前TAG项的有效标志位V有效时，进一步将当前TAG项与逻辑地址内的逻辑地址TAG域比较，一致则命中，否则未命中；若当前TAG项的有效标志位V无效，则当前TAG项无效；

搬运启动单元24，用于在命中判定单元判定为命中时，将DAT标识所对应的cacheline数据进行搬运；以及

TAG项跳转单元25，用于在命中判定单元判定为未命中时，跳过当前TAG 项，进行下一TAG项判断。

本实施例提供的数据交换控制器在Cache RAM与Retention RAM数据高速交换装置中的位置如附图3所示，数据交换控制器的一端与AHB总线模块连接，数据交换控制器的另一端分别与Cache RAM和Retention RAM连接。

在本实施例提供的Cache RAM与Retention RAM数据高速交换装置中， AHB总线模块：负责各个AHB接口外设和CPU/DMA数据交换控制器的互联；

Cache AHB总线接口模块：负责AHB总线到Cache的寄存器和RAM的访问；

Retention RAM AHB总线接口模块：负责AHB总线到Retention RAM的访问；

寄存器文件：定义控制器的编程接口，定义若干寄存器，包括命令寄存器，状态寄存器，地址寄存器，模式寄存器等；

Cache控制器：负责Cache RAM的访问控制和外部存储的数据缓存管理；

存储控制器：负责外部存储与RAM的数据交换；

Cache RAM：作为Cache与存储控制器读写数据的缓存，与数据控制器的第一端口相连；

TAG RAM：作为Cache的地址重映射的存储单元，容量很小(通常在256-512 个字节范围内)；

Retention RAM:作为睡眠时，数据的存储缓存，与数据交换控制器的第二端口相连，在系统掉电情况下，能够维持数据不丢失。

在本实施例中，Cache控制器的工作原理如附图4所示，系统访问存储的逻辑地址被划分为三个部分：逻辑地址TAG域、INDEX域和OFFSET域，分别介绍如下：

逻辑地址TAG域：存储系统的高位地址信息，用作Cache重映射标识比对；

INDEX域：存储TAG RAM的标识索引信息，用来查找对应的TAG数据项；

OFFSET域：存储Cache RAM的cache line内部数据offset偏移，用来获取最终的数据。

Cache模块的TAG RAM中，存储有效标志位V、比较标志TAG和物理地址数据DATA，其中：

有效标志位V用来标记当前条目是否有效；

比较标志TAG用来和逻辑地址的TAG进行比对；

物理地址数据DATA用来存储实际存放cache line数据的物理基地址。

其中，地址从逻辑地址映射到物理地址包括如下几个步骤：

1.使用INDEX域索引TAG RAM的各个TAG项；

2.如果该项为V，则与逻辑地址TAG域比较，一致则命中(hit)，否则未命中(miss)；

3.如果该项不为V，则该项无效(invalid)；

4.如果INDEX索引的多个TAG项均为miss或invalid，则该逻辑地址访问未命中(miss)，需要从外部调入数据，并补充对应的TAG项；

5.如果某项命中(有且只有一项，否则错误)，则将改组所在的INDEX，命中项的物理地址DATA和OFFSET域组合为重映射后的地址，访问cache RAM，获取访问数据。

由于Cache RAM的数据调入和TAG RAM的初始化以及更新，会占用大量的时间。尤其是在系统睡眠时，Cache RAM的数据和TAG RAM数据丢失，会导致系统性能的损失。为此，本发明实施例在设计数据交换控制器时，保证数据交换控制器可以满足以下条件：

系统睡眠时，快速将Cache RAM和TAG RAM的数据换出到Retention RAM 中；

系统唤醒后，快速将Retention RAM中的数据，换入到Cache RAM和TAG RAM中。

参见附图5，本实施例提供的数据交换控制器通过预读TAG RAM的各个标志位，决定是否对相应的Cache RAM内容进行搬运。如果该项有效(V)，则将DATA项对应的cacheline数据进行搬运；如果该项无效，则跳过对应项，直接对下一项进行判断。这一设计减少了搬运次数，加速了数据交换过程，节约了带宽和功耗。

在本实施例中，在数据换入和换出前，会首先对寄存器文件5进行配置命令、设置模式等操作，配置的内容包括：

a)搬运数据的方向；

b)搬运数据的源起始地址；

c)搬运数据的目标起始地址；

d)搬运数据的范围偏移量(＝搬运数据的源末位地址-搬运数据的起始地址，单位为字节)。

在本实施例中，因为数据交换控制器的设计存在搬运过滤功能，实际搬运的数据量小于等于该偏移量。

第二方面，本发明实施例还提供了参见附图6，本发明实施例公开了一种 CacheRAM数据换入实现方法，该方法包括：

S1：从Retention RAM中读取TAG项，并将读取到的TAG项进行缓存；

S2：根据当前TAG项判断是否需要搬运数据；

S3：如果需要搬运，则从Retention RAM中读取DAT标识对应的cache line 数据，并将读取到的cache line数据进行缓存；

S4：将缓存的cache line数据中的有效数据写入对应的Cache RAM中；

S5：当前搬运结束后，根据范围偏移量的设置，决定是否结束：不结束则继续读取下一个Retention RAM中的TAG项，继续搬运数据；结束则回到 IDLE状态，并通过中断接口告知系统数据搬运完成。

在一个具体的实施例中，根据当前TAG项判断是否开始搬运数据的过程，具体包括：

使用逻辑地址中的INDEX域索引获取TAG项，若当前TAG项的有效标志位V有效时，则进一步将当前TAG项与逻辑地址内的逻辑地址TAG域比较，一致则命中，否则未命中；若当前TAG项的有效标志位V无效，则当前TAG 项无效；

若TAG判断为命中，则将DAT标识所对应的cache line数据进行搬运；

若TAG判断为未命中，则跳过当前TAG项，进行下一TAG项判断；

若TAG判断为无效，则跳过当前TAG项，进行下一TAG项判断。

第三方面，参见附图7，本发明还提供了一种Cache RAM数据换出实现方法，该方法包括：

A1：从TAG RAM中读取TAG项，并将读取到的TAG项进行缓存；

A2：根据当前TAG项判断是否需要搬运数据；

A3：如果需要搬运，则从Cache RAM中读取DAT标识对应的cache line 数据，并将读取到的cache line数据进行缓存；

A4：将缓存的cache line数据中的有效数据写入对应的Retention RAM 中；

A5：当前搬运结束后，根据范围偏移量的设置，决定是否结束：不结束则继续读取下一个TAG RAM中的TAG项，继续搬运数据；结束则回到IDLE状态，并通过中断接口告知系统数据搬运完成。

在一个具体的实施例中，根据当前TAG项判断是否开始搬运数据的过程，具体包括：

使用逻辑地址中的INDEX域索引获取TAG项，若当前TAG项的有效标志位V有效时，则进一步将当前TAG项与逻辑地址内的逻辑地址TAG域比较，一致则命中(hit)，否则未命中(miss)；若当前TAG项的有效标志位V无效，则当前TAG项无效(invalid)；

若TAG判断为命中(hit)，则将DAT标识所对应的cache line数据进行搬运；

若TAG判断为未命中(miss)，则跳过当前TAG项，进行下一TAG项判断；

若TAG判断为无效(invalid)，则跳过当前TAG项，进行下一TAG项判断。

在本实施例中，无论是Cache RAM数据换入还是换出过程，判断是否开始搬运的步骤实现原理是一样的，具体可以参见附图8，从图8中可以看出，不论是数据换入还是换出时，都必须首先对TAG RAM进行换入或换出，而后在TAG RAM的V标识和是否命中的指引下，进行Cache RAM数据的搬运。

在本实施例中，Cache RAM数据的调入和TAG RAM的初始化以及更新，会占用大量的时间。尤其是在系统睡眠时，Cache RAM数据和TAG RAM数据丢失，会导致系统性能的损失。因此本实施例提供的Cache RAM数据换入实现方法和换出实现方法在实际应用时，可以配合系统状态使用，具体如下：

系统睡眠时，快速将Cache RAM和TAG RAM的数据换出到Retention RAM 中；

系统唤醒后，快速将Retention RAM中的数据，换入到Cache RAM和 RetentionRAM中。

综上所述，本发明实施例公开的数据交换控制器及数据换入换出实现方法，与现有技术相比，具有如下优点：

1.Cache数据搬运过滤功能：

常规的设计中，Cache RAM数据的换入换出需要对整体的数据全部逐项进行搬运。实际应用中，Cache RAM中存在大量的无效数据项，例如对应的条目未填入有效数据或者对应的数据项已经无效。在此情况下，对这些数据进行换入换出，浪费了带宽和功耗。

本实施例提供的方案通过预读TAG RAM的各个标志位，决定是否对相应的CacheRAM内容进行搬运(如图8所示)。如果该项有效(V)，则将DATA 项对应的cache line数据进行搬运；如果该项无效，则跳过对应项，直接对下一项进行判断。这一设计减少了搬运次数，加速了数据交换过程，节约了带宽和功耗。

2.数据搬运过程直接端口访问：

常规的数据搬运，需要进行RAM接口到AHB接口，再从AHB接口到RAM 接口的二次转换过程。进行了不必要的数据包转换，造成了系统带宽的浪费和时间延迟。

本实施例提供的方案，采用RAM端口与Cache RAM与Retention RAM相连，整个数据换入和换出过程只发生了Cache RAM数据包<-->Retention RAM 数据包的转换，相比较Cache RAM数据包<-->AHB包<-->Retention RAM数据包的多次转换，显著提高了数据交换的效率。

3.复杂度低：通过将Cache RAM、Retention RAM分别与装置上的第一RAM 端口和第二RAM端口相连，有效降低了Cache模块的设计难度。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的。