具体实施方式

下面结合附图和具体实施方式对本发明做进一步的详细说明。

参照图1所示，一种基于HEVC的高性能音视频编码装置，其包括SDI视频接口、PAL视频接口、CameraLink视频接口、HDMI视频接口、音频接口、同步数据输出接口、控制接口、回报接口、FPGA、HEVC编码核心板，所述FPGA用于实现SDI预处理模块、PAL预处理模块、CameraLink预处理模块、音频编码模块、控制指令解析模块、回报组帧模块、同步数据输出模块。

具体来说，SDI视频接口接收标准SDI视频数据，通过SDI视频均衡器和SDI解串器将外部输入的高速串行SDI视频数据转换为1对差分时钟和5对差分数据，并输出给FPGA的SDI预处理模块；

PAL视频接口接收外部标准PAL视频数据，通过ADV7180芯片将串行模拟信号转换为并行数字信号，并输出给FPGA的PAL预处理模块；

CameraLink视频接口接收CameraLink数字信号，通过DS90CR286AMTD芯片将1对差分时钟和4对差分数据转换成1位时钟和28位并行数据，并输出给FPGA的CameraLink预处理模块；

HDMI视频接口通过HDMR插座将外部输入的HDMI视频数据解析为1对差分时钟3对差分数据，并输出给HEVC编码核心板；

音频接口通过TLV320AIC23BPW音频芯片接收外部的MIC或Line音频输入，并通过I2S接口输出给FPGA的音频编码模块；

同步数据输出接口接收FPGA的同步数据输出模块的数据，经过SN65HVD1476DGSR芯片，转换为同步422数据输出；

控制接口接收外部异步422控制信号，经过SN65HVD1476DGSR芯片，转换为单端信号给FPGA的控制指令解析模块；

回报接口接收FPGA的回报帧，并通过SN65HVD1476DGSR芯片转换为异步422信号输出；

FPGA的SDI预处理模块接收SDI差分信号，转换为单端信号，按照BT1120视频标准提取有效视频数据、帧同步、行同步信息，组成YUV420格式的视频数据；同时检测SDI视频输入的格式，将SDI视频输入格式信息输出给FPGA的回报组帧模块；

FPGA的PAL预处理模块接收PAL并行数据，按照BT656视频标准提取有效视频数据、帧同步、行同步信息，组成YUV420格式的视频数据；同时检测PAL视频输入是否正常，将该信息输出给FPGA的回报组帧模块；

FPGA的CameraLink预处理模块接收CameraLink并行数据，按照标准CameraLink协议提取有效视频数据、帧同步、行同步信息，组成YUV420格式的视频数据；同时检测CameraLink视频输入是否正常，将该信息输出给FPGA的回报组帧模块；

FPGA的音频编码模块从I2S接口接收原始音频数据，使用G.729标准音频压缩算法实现音频压缩，压缩后的音频数据进入FPGA的同步数据输出模块；

FPGA的控制指令解析模块从422芯片接收控制帧，控制帧固定帧长，包含固定帧头2字节，编码码率、视频编码源、编码帧率三个字节有效参数，以及校验和。控制指令解析模块按照帧协议，提取出编码码率、视频编码源、编码帧率信息。根据视频源的不同，分别选择对应SDI、PAL、CameraLink视频的YUV420数据发送给HEVC编码核心板。同时把编码码率和编码帧率两个参数发送给HEVC编码核心板；

FPGA的回报组帧模块采集SDI预处理模块的SDI视频输入格式、PAL预处理模块的PAL视频是否正常、CameraLink预处理模块的视频输入是否正常、HEVC编码核心板当前编码码率、编码视频源、编码帧率、HEVC码流是否正常这些信息，按照回报帧协议组成回报帧，发送给422芯片。回报帧固定帧长，包含2字节固定帧头，上述参数信息以及校验和。编码装置出现故障时，根据状态回报信息可以快速定位故障的位置和原因。

FPGA的同步数据输出模块接收HEVC编码核心板压缩后的视频码流，根据码流的协议对码流进行解析，检测码流的帧头是否正确，码流的帧计数是否连续，码流的校验是否正常，码流的时钟是否异常等信息，并把这些信息发送给回报组帧模块；接收压缩后的音频数据，与视频码流一同打包，组成固定长度的帧，发送给422芯片。

HEVC编码核心板接收HDMI芯片的视频数据，根据程序中预设的码率、帧率参数，采用HEVC算法直接进行视频压缩，压缩后的码流通过SPI接口发送给FPGA的同步数据输出模块；HEVC编码核心板在硬件上通过QSS-050-01-F-D-A接插件与FPGA底板进行对接；HEVC编码核心板通过DVP接口接收FPGA发送的YUV420数据，通过UART接口接收FPGA发送的码率、帧率、视频编码源等压缩参数，根据这些参数实时调整HEVC算法的参数，实现对SDI、PAL、CameraLink视频的实时压缩，压缩后的码流通过SPI接口发送给FPGA的同步数据输出模块；如果有HDMI视频输入，优先选择HDMI视频源。

HEVC编码核心板采用的HEVC算法经过低延时优化，并非使用传统的IPPP或IBP的参考帧模式。在每帧图像中插入I块，I块的高度和宽度可以通过参数调节，剩余的部分为P块，I块采用帧内压缩模式，P块采用参考帧压缩模式；I块的位置在图像帧序列中，依次向右移动一个I块的宽度，I块从图像帧的最左侧移动到图像帧的最右侧时，表示当前序列为一个GOP组合。这样的压缩方式，可以保证压缩后的每帧图像的码流是平均的，避免了IPPP和IBP模式导致的码流波动，码流平均可以保证有限带宽链路图传系统的低延时，码流波动会导致图传系统的延时大大增加。

本例中，HEVC编码核心板可采用AR9201核心板，并基于AR9201核心板完成了低延时的HEVC标准视频压缩。本装置可兼容SDI、PAL、CameraLink、HDMI视频源，可实时切换不同的压缩模式，不同的压缩码率和帧率；可同时实现音频编码和音频解码；有限带宽的链路中，整个编码系统的延时很低；实时回报的状态信息可以准确的跟踪当前装置的工作状态，当编码装置工作异常时，通过状态信息可快速定位故障原因。

本装置中，SDI视频接口、PAL视频接口、CameraLink视频接口分别接收对应格式的视频数据，转换为差分信号或并行数据给FPGA，FPGA根据控制指令中指定的视频源进行YUV420格式的视频提取，将YUV420视频数据以及控制指令中的编码帧率、码率、用户数据等信息发送给AR9201核心板。AR9201核心板使用专门设计的低延时算法将YUV420视频数据压缩成低延时的HEVC码流，并打包成固定帧格式输出给FPGA，FPGA接收到AR9201的码流后，根据帧头和帧计数信息对AR9201的工作状态做出判断，并通过422接口输出码流。FPGA同时检测SDI、PAL、CameraLink处理模块的工作状态，将所有的状态组帧输出，音频数据接口接收外部的Mic或者Line音频输入，转换成数字信号通过I2S接口给FPGA，FPGA使用G729算法对音频进行压缩，组帧后通过422同步接口输出，HDMI视频无需通过FPGA转换，直接送到AR9201核心板，最高可实现4Kp30的低延时HEVC压缩，压缩后的码流转发给FPGA，通过422同步接口输出。

本发明的简要工作原理如下：

SDI视频接口、PAL视频接口、CameraLink视频接口、HDMI视频接口、音频输入输出接口完成外部音视频数据的信号转换；FPGA完成YUV420视频数据组帧，音频编解码，控制指令解析，各模块状态提取并组帧输出；AR9201核心板完成低延时HEVC算法编码，422芯片完成同步数据的输入输出。

本发明安装结构：把图1中的编码装置安装在屏蔽盒内，放置在机载收发组合上，组成本发明。

本发明在功能上将整个编码装置分为FPGA底板和HEVC编码核心板，将接口电路在FPGA底板上完成，HEVC编码工作在HEVC核心板上实现。这种方式便于问题排查以及故障解决。此外，不同的项目对接口可能有不同要求，采用这种结构形式，可对不同项目有更好的适应性。

总之，本发明可兼容的视频源丰富，支持市场上常用的SDI、HDMI、PAL，同时支持用户自定义格式的CameraLink接口，音频既可以实现音频压缩也可以实现音频解压，不仅可实现压缩端音频向解压端的传输，也可实现解压端向压缩端的音频喊话应用。

此外，本发明实现了HEVC算法的低延时编码方案，可实现多种视频源的高质量视频压缩，同时具有极低的编解码延时和传输时延、优秀的抗误码能力，并支持G729音频压缩算法，可实时控制和检测视频编解码状态，适用于对延时指标有较高要求的无线链路传输系统。与目前普遍使用的H.264视频压缩方案相比较，本发明的HEVC算法极大地提高了压缩比，节省更多的链路资源，达到了更低的时延指标，满足无人飞行器系统中多视频接口的要求。