阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 新井雅俊 于 2020-02-21 设计创作，主要内容包括：实施方式提供能够降低关断时的漏电流的半导体装置。实施方式的半导体装置,包括：第1导电型的半导体部；在上述半导体部的背面上设置的第1电极；在上述半导体部的表面上设置的第2电极；第2导电型的第1半导体层,配置于在上述半导体部的上述表面侧设置的沟槽的内部；及绝缘层,设置于上述沟槽的内部,将上述第1半导体层从上述半导体部电绝缘。上述第2电极经由具有整流性的接触面而连接于上述半导体部,与上述第1半导体层电连接。(Embodiments provide a semiconductor device capable of reducing a leakage current at the time of turn-off. The semiconductor device of an embodiment includes: a semiconductor portion of a 1 st conductivity type; a 1 st electrode provided on a rear surface of the semiconductor section; a 2 nd electrode provided on a surface of the semiconductor section; a 1 st semiconductor layer of a 2 nd conductivity type disposed inside a trench provided on the front surface side of the semiconductor section; and an insulating layer provided inside the trench and electrically insulating the 1 st semiconductor layer from the semiconductor section. The 2 nd electrode is connected to the semiconductor section via a contact surface having a rectifying property, and is electrically connected to the 1 st semiconductor layer.)

半导体装置

关联申请

本申请享受以日本专利申请2019－150475号(申请日：2019年8月20日)为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置。

背景技术

就电力用半导体装置而言，希望在开关动作的关断时具有高耐压及低漏电流特性。

发明内容

实施方式提供能够降低关断时的漏电流的半导体装置。

实施方式的半导体装置包括：第1导电型的半导体部；在上述半导体部的背面上设置的第1电极；在上述半导体部的表面上设置的第2电极；第2导电型的第1半导体层，配置于在上述半导体部的上述表面侧设置的沟槽的内部；及绝缘层，设置于上述沟槽的内部，将上述第1半导体层从上述半导体部电绝缘。上述第2电极经由具有整流性的接触面而连接于上述半导体部，与上述第1半导体层电连接。

附图说明

图1是表示实施方式的半导体装置的示意剖视图。

图2的(a)、(b)是表示实施方式的半导体装置的别的截面的示意图。

图3的(a)、(b)是表示实施方式的半导体装置的特性的示意图。

图4的(a)、(b)是表示实施方式的第1变形例的半导体装置的示意剖视图。

图5的(a)、(b)是表示实施方式的第2变形例的半导体装置的示意剖视图。

图6的(a)、(b)是表示实施方式的第3变形例的半导体装置的示意剖视图。

图7的(a)、(b)是表示实施方式的第4变形例的半导体装置的示意剖视图。

图8的(a)、(b)是表示实施方式的第5变形例的半导体装置的示意剖视图。

具体实施方式

以下，关于实施方式，使用附图进行说明。对图中的相同部分附以同一符号并适当省略其详细的说明，对不同的部分进行说明。另外，图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，未必与现实的相同。另外，即使在表示相同的部分的情况下，也存在根据图而彼此的尺寸、比率不同而进行表示的情况。

并且，使用各图中所示的X轴、Y轴及Z轴，说明各部分的配置及构成。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方，将其相反方向作为下方进行说明的情况。

图1是表示实施方式的半导体装置1的示意剖视图。半导体装置1例如是肖特基二极管(Schottky Barrier Diode：SBD)。

半导体装置1包括：具有n型的导电性的半导体部10、阳极电极20、阴极电极30及p型半导体层40。阳极电极20设置于半导体部10的表面上，阴极电极30设置于半导体部10的背面上。半导体部10例如是硅，p型半导体层40例如是p型多晶硅层。

阳极电极20例如包括接触层23和接合层25。接触层23经由具有整流性的接触面而与半导体部10直接连接。接触层23与半导体部10进行所谓肖特基连接。接触层23例如是包含钛或钴的金属层。接合层25例如是包含铝的金属层。

p型半导体层40配置于在半导体部10的表面侧设置的沟槽FT的内部。p型半导体层40通过绝缘层41而从半导体部10电绝缘。绝缘层41例如包含氧化硅。p型半导体层40例如作为场板发挥功能。

p型半导体层40与阳极电极20电连接。即，p型半导体层40与阳极电极20为同电位。在本例中，p型半导体层40与接触层23直接连接。

半导体部10例如包括n型区域11和n⁺型区域13。接触层23与n型区域11接触。n⁺型区域13位于n型区域11与阴极电极30之间。n⁺型区域13包含比n型区域11的n型杂质高浓度的n型杂质。阴极电极30例如与n⁺型区域13接触并且电连接。

图2的(a)及(b)是表示实施方式的半导体装置1的别的截面的示意图。图2的(a)及(b)是表示沿着图1中所示的A－A线的截面的示意图。另外，图1是表示沿着图2的(a)中所示的C－C线的截面、或沿着图2的(b)中所示的D－D线的截面的示意图。

如图2的(a)所示，设置在Y方向上延伸的多个沟槽FT。在多个沟槽FT中分别配置p型半导体层40。在本例中，p型半导体层40被设置多个。

如图2的(b)所示，沟槽FT设置为格子状。p型半导体层40在沟槽FT的内部设置为格子状。在本例中，p型半导体层40一体设置。

图3的(a)及(b)是表示实施方式的半导体装置1的特性的示意剖视图。图3的(a)是表示半导体装置1的关断时的n型区域11中的电场强度分布的示意图。图3的(a)中示出了沿着图1中所示的虚线B的电场强度分布。图3的(b)是表示半导体装置1的反向偏置时的电流/电压特性的示意图。

图中所示的符号“NP”表示半导体装置1的特性。符号“NN”表示比较例的半导体装置的特性。在比较例的半导体装置中，在沟槽FT的内部配置n型半导体层，来代替p型半导体层40。

并且，图3的(a)中所示的符号“SB”表示n型区域11与阳极电极20的界面的位置(即，肖特基结的位置)。符号“FPE”表示p型半导体层40中的阴极电极30侧一端的位置。

如图3的(a)所示，在半导体装置1中，在p型半导体层40的阴极电极30侧一端FPE，电场强度达到最大。因此，能够促进位于相邻的沟槽FT间的n型区域11的耗尽化。即，即使提高n型区域11的n型杂质的浓度，也能够使n型区域11耗尽化，能够维持关断时的高耐压。换言之，通过将配置有p型半导体层40的沟槽构造设置于半导体部10，能够不使关断时的耐压低下地、使n型区域11高浓度化。由此，能够降低半导体装置1的导通电阻。

并且，在本实施方式中，通过n型区域11与p型半导体层40之间的电位差，能够促进肖特基结的附近的、n型区域11的耗尽化。即，与在沟槽FT内配置有n型半导体层的比较例相比，能够降低肖特基结的位置SB处的电场强度(参照图3的(a)中的NN表示的部分)。

作为结果，如图3的(b)所示，在半导体装置1中，与比较例的半导体装置相比，能够降低反向电流(即，漏电流)。由此，能够降低半导体装置1的耗电。

图4的(a)及(b)是表示实施方式的第1变形例的半导体装置2A、2B的示意剖视图。

半导体装置2A及2B包含p型半导体层40a及n型半导体层40b。p型半导体层40a及n型半导体层40b配置于沟槽FT的内部，并通过绝缘层41从半导体部10电绝缘。

如图4的(a)所示，p型半导体层40a在X方向上位于n型区域11与n型半导体层40b之间。另外，n型半导体层40b包含位于2个p型半导体层40a之间的部分。

p型半导体层40a具有阳极电极20侧的上端及阴极电极30侧的下端。n型半导体层40b具有阳极电极20侧的上端及阴极电极30侧的下端。n型半导体层40b的下端设置于与p型半导体层40a的下端相比距沟槽FT的底更近的位置。p型半导体层40a的上端及n型半导体层40b的上端例如与阳极电极20的接触层23直接连接。

n型半导体层40b具有与p型半导体层40a相比和沟槽FT的底更接近的端部。由此，能够促进相邻的沟槽FT间的n型区域11的耗尽化，能够使关断时的耐压提高。并且，通过将p型半导体层40a配置于沟槽FT的上部，能够降低n型区域11与接触层23的界面(即，肖特基结位置)处的电场，能够降低反向偏置时的漏电流。

并且，在图4的(b)所示的半导体装置2B中，在n型区域11与阳极电极20之间设置n^－型区域15。n^－型区域15包含比n型区域11的n型杂质低浓度的n型杂质。阳极电极20的接触层23与n^－型区域15接触。由此，在反向偏置时，能够进一步促进n^－型区域15与接触层23的界面附近的耗尽化。作为结果，能够进一步降低n^－型区域15与接触层23的界面处的电场强度，能够抑制漏电流。

图5的(a)及(b)是表示实施方式的第2变形例的半导体装置3A、3B的示意剖视图。

半导体装置3A及3B包含p型半导体层40a、n型半导体层40b及n型半导体层40c。p型半导体层40a、n型半导体层40b及n型半导体层40c配置于沟槽FT的内部，并通过绝缘层41从半导体部10电绝缘。

如图5的(a)所示，p型半导体层40a在X方向上位于在X方向上位于n型区域11与n型半导体层40b之间。n型半导体层40c在X方向上位于n型区域11与n型半导体层40b之间。并且，p型半导体层40a位于阳极电极20与n型半导体层40c之间。n型半导体层40b包含位于2个p型半导体层40a之间及2个n型半导体层40c之间的部分。

p型半导体层40a具有阳极电极20侧的上端及n型半导体层40c侧的下端。n型半导体层40c具有p型半导体层40a侧的上端及阴极电极30侧的下端。p型半导体层40a的下端与n型半导体层40c的上端直接接触。

n型半导体层40b具有阳极电极20侧的上端及阴极电极30侧的下端。p型半导体层40a的上端及n型半导体层40b的上端例如与阳极电极20的接触层23直接连接。

另外，n型半导体层40c可以在未图示的部分与阳极电极20电连接。由此，n型半导体层40c也与阳极电极20为同电位。

另一方面，n型半导体层40b的下端设置于与n型半导体层40c的下端相比距沟槽FT的底更近的位置。即，n型半导体层40b具有与n型半导体层40c的下端相比延伸到更下方的部分。由此，能够促进相邻的沟槽FT间的n型区域11的耗尽化，能够使关断时的耐压提高。

并且，通过将p型半导体层40a配置于沟槽FT的上部，能够降低n型区域11与接触层23的界面处的电场，能够降低反向偏置时的漏电流。

并且，在图5的(b)所示的半导体装置3B中，在n型区域11与阳极电极20之间设置n^－型区域15。n^－型区域15包含比n型区域11的n型杂质低浓度的n型杂质。阳极电极20的接触层23与n^－型区域15接触。由此，在反向偏置时，能够进一步促进n^－型区域15与接触层23的界面附近的耗尽化。作为结果，能够进一步降低n^－型区域15与接触层23的界面处的电场强度，能够抑制漏电流。

图6的(a)及(b)是表示实施方式的第3变形例的半导体装置4A、4B的示意剖视图。

半导体装置4A及4B包含p型半导体层40a及n型半导体层40b。p型半导体层40a及n型半导体层40b配置于沟槽FT的内部，并通过绝缘层41从半导体部10电绝缘。

如图6的(a)所示，p型半导体层40a位于阳极电极20与n型半导体层40b之间。n型半导体层40b在X方向上具有比p型半导体层40a的宽度窄的宽度。

p型半导体层40a具有阳极电极20侧的上端及n型半导体层40b侧的下端。n型半导体层40b具有p型半导体层40a侧的上端及阴极电极30侧的下端。n型半导体层40b的上端与p型半导体层40a的下端直接接触。

p型半导体层40a的上端例如与阳极电极20的接触层23直接连接。另外，n型半导体层40b可以在未图示的部分与阳极电极20电连接。由此，n型半导体层40b也与阳极电极20为同电位。

在本例中，通过将n型半导体层40b配置于p型半导体层40a的下方，能够促进相邻的沟槽FT间的n型区域11的耗尽化，能够使关断时的耐压提高。并且，通过将p型半导体层40a配置于沟槽FT的上部，能够降低n型区域11与接触层23的界面处的电场，能够降低反向偏置时的漏电流。

并且，在图6的(b)所示的半导体装置4B中，在n型区域11与阳极电极20之间设置n^－型区域15。阳极电极20的接触层23与n^－型区域15接触。由此，在反向偏置时，能够进一步促进n^－型区域15与接触层23的界面附近的耗尽化，能够进一步降低n^－型区域15与接触层23的界面处的电场强度。由此，能够抑制反向偏置时的漏电流。

图7的(a)及(b)是表示实施方式的第4变形例的半导体装置5A、5B的示意剖视图。

半导体装置5A及5B包含p型半导体层40a、n型半导体层40b及n型半导体层40c。p型半导体层40a、n型半导体层40b及n型半导体层40c配置于沟槽FT的内部，并通过绝缘层41从半导体部10电绝缘。

如图7的(a)所示，p型半导体层40a及n型半导体层40c位于阳极电极20与n型半导体层40b之间。另外，p型半导体层40a位于阳极电极20与n型半导体层40c之间，n型半导体层40c位于p型半导体层40a与n型半导体层40b之间。n型半导体层40b在X方向上具有比p型半导体层40a的宽度及n型半导体层40c的宽度窄的宽度。

p型半导体层40a具有阳极电极20侧的上端及n型半导体层40c侧的下端。n型半导体层40b具有n型半导体层40c侧的上端及阴极电极30侧的下端。n型半导体层40c的上端与p型半导体层40a的下端直接接触，n型半导体层40c的下端与n型半导体层40b的上端接触。

p型半导体层40a的上端例如与阳极电极20的接触层23直接连接。另外，n型半导体层40b或n型半导体层40c可以在未图示的部分与阳极电极20电连接。由此，n型半导体层40b及40c也与阳极电极20为同电位。

在本例中，通过将n型半导体层40b配置于n型半导体层40c的下方，能够促进相邻的沟槽FT间的n型区域11的耗尽化，能够使关断时的耐压提高。并且，通过将p型半导体层40a配置于沟槽FT的上部，能够降低n型区域11与接触层23的界面处的电场，能够降低反向偏置时的漏电流。

并且，在图7的(b)所示的半导体装置5B中，在n型区域11与阳极电极20之间设置n^－型区域15。n^－型区域15位于相邻的p型半导体层40a之间。阳极电极20的接触层23与n^－型区域15接触。由此，在反向偏置时，能够进一步促进n^－型区域15与接触层23的界面附近的耗尽化，能够进一步降低n^－型区域15与接触层23的界面处的电场强度。由此，能够抑制反向偏置时的漏电流。

图8的(a)及(b)是表示实施方式的第5变形例的半导体装置6、7的示意剖视图。

图8的(a)所示的半导体装置6包含p型半导体层40a及n型半导体层40b。p型半导体层40a及n型半导体层40b配置于沟槽FT的内部，并通过绝缘层41从半导体部10电绝缘。

如图8的(a)所示，p型半导体层40a位于阳极电极20与n型半导体层40b之间。n型半导体层40b在X方向上具有比p型半导体层40a的宽度窄的宽度。

p型半导体层40a具有阳极电极20侧的上端及n型半导体层40b侧的下端。n型半导体层40b具有p型半导体层40a侧的上端及阴极电极30侧的下端。n型半导体层40b设置于从p型半导体层40a分离的位置。

p型半导体层40a的上端例如与阳极电极20的接触层23直接连接。另外，n型半导体层40b在未图示的部分与阳极电极20电连接。由此，n型半导体层40b也与阳极电极20为同电位。

在本例中，通过将n型半导体层40b配置于n型半导体层40a的下方，能够促进相邻的沟槽FT间的n型区域11的耗尽化，能够使关断时的耐压提高。并且，通过将p型半导体层40a配置于沟槽FT的上部，能够降低n型区域11与接触层23的界面处的电场，能够降低反向偏置时的漏电流。另外，也可以在n型区域11与阳极电极20之间设置n^－型区域15。

图8的(b)所示的半导体装置7包含p型半导体层40a、n型半导体层40b及n型半导体层40c。p型半导体层40a、n型半导体层40b及n型半导体层40c配置于沟槽FT的内部，并通过绝缘层41从半导体部10电绝缘。

如图8的(b)所示，p型半导体层40a及n型半导体层40c位于阳极电极20与n型半导体层40b之间。另外，p型半导体层40a位于阳极电极20与n型半导体层40c之间，n型半导体层40c位于p型半导体层40a与n型半导体层40b之间。n型半导体层40b在X方向上具有比p型半导体层40a的宽度窄的宽度。

n型半导体层40c在X方向上具有比p型半导体层40a的宽度窄的宽度及比n型半导体层40b宽的宽度。n型半导体层40c的X方向的宽度，随着接近p型半导体层40a而变宽，并随着接近n型半导体层40b而变窄。

p型半导体层40a具有阳极电极20侧的上端及n型半导体层40c侧的下端。n型半导体层40b具有n型半导体层40c侧的上端及阴极电极30侧的下端。n型半导体层40c的上端与p型半导体层40a的下端直接接触，n型半导体层40c的下端与n型半导体层40b的上端直接接触。

p型半导体层40a的上端例如与阳极电极20的接触层23直接连接。另外，n型半导体层40b或n型半导体层40c可以在未图示的部分与阳极电极20电连接。由此，n型半导体层40b及40c也与阳极电极20为同电位。

在本例中，通过将n型半导体层40b配置于n型半导体层40c的下方，能够促进相邻的沟槽FT间的n型区域11的耗尽化，能够使关断时的耐压提高。并且，通过将p型半导体层40a配置于沟槽FT的上部，能够降低n型区域11与接触层23的界面处的电场，能够降低反向偏置时的漏电流。

以上，对几个实施例进行了说明，但实施方式并不限定与此。另外，在任一个例子中，都能够在n型区域11与阳极电极20之间设置n^－型区域15。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，无意限定发明的范围。这些新的实施方式能够以其他的各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形，包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等同的范围中。