图像传感器的数据传输电路、成像系统及数据传输的方法
阅读说明：本技术 图像传感器的数据传输电路、成像系统及数据传输的方法 (Data transmission circuit of image sensor, imaging system and data transmission method ) 是由 蔡肇芳 张俊祥 王泽健 于 2020-07-29 设计创作，主要内容包括：本文中公开图像传感器的数据传输电路、成像系统及数据传输的方法。实例数据传输电路可包含：多个传输库,与耦合到功能逻辑的多个传输库中的第一个串联耦合,其中多个传输库中的每一个经耦合以响应于时钟信号而将图像数据提供到在朝着功能逻辑的方向上的后一传输库；串联耦合的多个延迟,其中多个延迟中的每一个与多个传输库中的相应传输库相关联且耦合到相应传输库,且其中时钟信号在相对于功能逻辑以多个延迟中的相应数目的延迟进行延迟之后由多个传输库中的每一个接收。(Disclosed herein are a data transmission circuit of an image sensor, an imaging system, and a method of data transmission. An example data transmission circuit may include: a plurality of transmission banks coupled in series with a first of the plurality of transmission banks coupled to the functional logic, wherein each of the plurality of transmission banks is coupled to provide image data to a subsequent transmission bank in a direction toward the functional logic in response to the clock signal; a plurality of delays coupled in series, wherein each of the plurality of delays is associated with and coupled to a respective one of the plurality of transmission banks, and wherein the clock signal is received by each of the plurality of transmission banks after being delayed relative to the functional logic by a respective number of the plurality of delays.)
技术领域
本公开大体上涉及图像传感器，且尤其(但非排他地)涉及图像传感器中的数据传输。
背景技术
图像传感器已变得随处可见。图像传感器广泛用于数字静态相机、蜂窝式电话、安全相机以及医学、汽车和其它应用中。用以制造图像传感器的技术已持续快速发展。举例来说，对较高分辨率和较低功率消耗的需求已激励这些装置的进一步小型化和集成。
例如智能手机的许多移动装置已开始引入多个天线来用于无线传输和接收。然而，在一些情况下，可将额外天线中的一或多个放置成极接近于集成图像传感器。一般来说，天线与图像传感器的接近可能无足轻重，但归因于某些操作，天线中产生的电磁干扰(electromagnetic interference，EMI)可能是由图像传感器导致的。举例来说，EMI可因由于数据从像素阵列到处理逻辑的移动而发生在图像传感器中的较大切换操作导致。如此，可能需要减小或消除EMI。
发明内容
根据一个实施例，提供图像传感器的数据传输电路。所述数据传输电路包括：多个传输库，与耦合到功能逻辑的第一传输库串联耦合，其中所述多个传输库中的每一个耦合到朝着所述功能逻辑的方向上的后一传输库，以响应于时钟信号而提供图像数据，且其中所述多个传输库中的每一个包括：多个模/数转换器，经耦合以从相应像素接收模拟图像数据，且将所述模拟图像数据转换成数字图像数据，地址解码器，经耦合以接收地址信号，且将所述地址信号解码成信道开关控制信号和库开关控制信号，其中所述地址信号延迟多次，所述多次由相应传输库的顺序相对于所述功能逻辑的次序确定，字总线，接口锁存器，耦合到所述字总线以接收所述数字图像数据，且响应于由所述接口锁存器接收到的所述时钟信号而将所述图像数据提供到朝着所述功能逻辑的所述方向上的所述后一传输库，以及多个信道，耦合到所述多个模/数转换器以接收所述数字图像数据，其中所述多个信道中的每一个经耦合以从所述多个模/数转换器中的相应模/数转换器接收信道图像数据，且响应于所述信道开关控制信号而通过信道开关将所述信道图像数据提供到所述字总线；串联耦合的第一多个延迟，其中所述第一多个延迟中的每一延迟与所述多个传输库中的相应传输库相关联且耦合到所述相应传输库，且其中所述时钟信号在相对于所述功能逻辑以所述第一多个延迟中的第一相应数目的延迟进行延迟之后由所述多个传输库中的每一个接收；以及串联耦合的第二多个延迟，其中所述第二多个延迟中的每一延迟与所述多个传输库中的相应传输库相关联且耦合到所述相应传输库，且其中所述地址信号在以第二相应数目的延迟进行延迟之后提供到所述多个传输库中的每一个。
根据一个实施例，提供成像系统。所述成像系统包括：像素阵列，经耦合以接收图像光且提供图像数据作为响应；控制电路，耦合到所述像素阵列；以及读出电路，耦合到所述像素阵列并经耦合以接收所述图像数据，且将所述图像数据提供到功能逻辑，其中所述读出电路包括：多个传输库，与耦合到所述功能逻辑的第一传输库串联耦合，其中所述多个传输库中的每一个经耦合以从所述像素阵列中的多个像素并行地接收所述图像数据，且响应于时钟信号而将所述图像数据串行地提供到所述功能逻辑，且其中所述多个传输库中的每一个包括：多个模/数转换器，经耦合以从相应像素接收模拟图像数据，且将所述模拟图像数据转换成数字图像数据，地址解码器，经耦合以接收地址信号，且将所述地址信号解码成信道开关控制信号和库开关控制信号，其中所述地址信号延迟多次，所述多次由相应传输库的顺序相对于所述功能逻辑的次序确定，字总线，接口锁存器，耦合到所述字总线以接收所述数字图像数据，且响应于由所述接口锁存器接收到的所述时钟信号而将所述图像数据提供到在朝着所述功能逻辑的方向上的后一传输库，以及多个信道，经耦合以从所述多个模/数转换器接收所述数字图像数据，其中所述多个信道中的每一个经耦合以从所述多个模/数转换器中的相应模/数转换器接收信道图像数据，且响应于所述信道开关控制信号而通过信道开关将所述信道图像数据提供到所述字总线；串联耦合的第一多个延迟，其中所述第一多个延迟中的每一延迟与所述多个传输库中的相应传输库相关联且耦合到所述相应传输库，且其中所述时钟信号在相对于所述功能逻辑以所述第一多个延迟中的第一相应数目的延迟进行延迟之后由所述多个传输库中的每一个接收；以及串联耦合的第二多个延迟，其中所述第二多个延迟中的每一延迟与所述多个传输库中的相应传输库相关联且耦合到所述相应传输库，且其中所述地址信号在以第二相应数目的延迟进行延迟之后提供到所述多个传输库中的每一个。
根据一个实施例，提供数据传输的方法。所述数据传输的方法包括：将地址信号和时钟信号提供到数据传输电路的多个库，其中所述多个库与耦合到功能逻辑的多个库中的第一个串联耦合；由所述多个库中的每一个解码所述地址信号以确定所述多个库中的哪一个是目标库；由所述多个库中的每一个解码所述地址信号以确定多个信道中的哪一个是目标信道；由所述目标库接通所述目标信道的信道开关以将信道图像数据导向到所述目标库的接口锁存器，且在相同时间段期间断开所述目标库的库开关，其中所述信道图像数据是与所述目标信道相关联的图像数据；响应于所述时钟信号的上升沿而由所述目标库的所述接口锁存器锁存所述信道图像数据，其中所述时钟信号在以与所述目标库相称的多个延迟进行延迟之后由所述目标库接收；以及继续将所述时钟信号提供到所述多个库，其中所述时钟信号的每一后一上升沿促使所述信道图像数据传播到在朝着所述功能逻辑的方向上的后一库。
附图说明
参考以下图式描述本发明的非限制性且非穷尽性的实例，其中除非另外指定，否则贯穿各视图相同附图标记指代相同部分。
图1示出根据本公开的一实施例的成像系统100的一个实例。
图2是根据本公开的一实施例的数据传输电路208。
图3是根据本公开的一实施例的库312的方块图。
图4是根据本公开的一实施例的实例时序图460。
图5是根据本公开的一实施例的实例时序图570。
图6是根据本公开的一实施例的说明性流程图680。
对应参考标号贯穿图式的若干视图指示对应组件。技术人员将了解，图式中的元件仅出于简单和清楚起见而示出，且未必按比例绘制。举例来说，图式中的一些元件的尺寸可相对于其它元件放大以有助于增进对本发明的各种实施例的理解。另外，通常不描绘在商业上可行的实施例中有用或必需的常见但众所周知的元件，以便促成本发明的这些各种实施例的遮挡较少的视图。
附图标号说明
100：成像系统；
102：像素阵列；
104：控制电路；
106：读出电路；
108、208：数据传输电路；
110、210：功能逻辑；
212、212-1～212-K：库；
214、216、216-1～216-K、336：延迟；
218：信道；
220、320：ADC计数器；
222、322：地址解码器；
224、224_i、324：信道开关；
226、226_i、326：字总线；
228、228-1～228-K、328、334：接口D触发器；
240、240_i、340：库开关；
242、342：信道缓冲器；
244、344：感测放大器；
312：库；
348、350：四位解码器；
352：逻辑门；
460、570：时序图；
462：数据区块；
680：流程图；
682、684、686、688、690、692、694：处理区块；
C1～Cx：列；
P1～Pn：像素；
R1～Ry：行。
具体实施方式
本文中描述一种用于图像传感器内的数据传输的设备和方法的实例。在以下描述中，陈述众多具体细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，可在没有所述具体细节中的一或多个的情况下或使用其它方法、组件、材料等实践本文中所描述的技术。在其它情况下，未绘示或详细描述熟知的结构、材料或操作以避免混淆某些方面。
贯穿本说明书对“一个实例”或“一个实施例”的参考意味着结合实例描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，贯穿本说明书在各种位置中出现的短语“在一个实例中”或“在一个实施例中”未必都指同一实例。此外，所述特定特征、结构或特性可在一或多个实例中以任何合适的方式组合。
贯穿本说明书，使用若干技术术语。除非本文中明确定义，或其使用情境将另外明显表明，否则这些术语将采用其在它们所出现的领域中的普通含义。应注意，元件名称与符号在本文中可互换使用(例如Si与硅)；然而，两者具有相同含义。
图1示出根据本公开的一实施例的成像系统100的一个实例。成像系统100包含像素阵列102、控制电路104、读出电路106以及功能逻辑110。在一个实例中，像素阵列102是光电二极管或图像传感器像素(例如像素P1、P2…Pn)的二维(two-dimensional，2D)阵列。如所示出，使光电二极管布置成行(例如行R1到Ry)和列(例如列C1到Cx)，以获取人、地点、物体等的图像数据，所述光电二极管可随后用以渲染所述人、地点、物体等的2D图像。然而，光电二极管不必布置成行和列，且可采用其它配置。
在一个实例中，在像素阵列102中的每一图像传感器光电二极管/像素已获取其图像数据或图像电荷之后，图像数据由读出电路106读出且随后转移到功能逻辑110。读出电路106可经耦合以自像素阵列102中的多个光电二极管读出图像数据。在各种实例中，读出电路106可包含放大电路、模/数(analog-to-digital，ADC)转换电路以及数据传输电路108。功能逻辑110可仅存储图像数据，或甚至通过应用后期图像效果(例如裁剪、旋转、去除红眼、调整亮度、调整对比度或其它效果)来操控图像数据。在一些实例中，控制电路104和功能逻辑110可组合成单个功能区块，且可控制图像的捕获以及将图像数据从读出电路106读出到功能逻辑110。举例来说，功能逻辑110可以是数字处理器和与数字处理器相关联的一些存储器。在一个实例中，读出电路106可沿(所示出)读出列线一次读出一行图像数据，或可使用多种其它技术(未示出)来读出图像数据，所述技术例如串行地读出或同时完全并行地读出所有像素。
在一个实例中，控制电路104耦合到像素阵列102以控制像素阵列102中的多个光电二极管的操作。举例来说，控制电路104可产生用于控制图像获取的快门信号。在一个实例中，快门信号是用于在单个获取窗口期间同时使得像素阵列102内的所有像素能够同时捕获其相应的图像数据的全局快门信号。在另一实例中，快门信号是滚动快门信号，以使得在连续获取窗口期间依序启用像素的每一行、列或群组。在另一实例中，图像获取与例如闪光等照明效果同步。
在一个实例中，数据传输电路108可从ADC接收图像数据且将图像数据的数字表示提供到功能逻辑110，所述ADC将图像数据转换成图像数据的数字表示。在一些实施例中，数据传输电路108可从ADC并行地接收图像数据的数字表示，且将数字表示串行地提供到功能逻辑110。图像数据的数字表示可以是范围介于11位到15位的数据字，其中9位到12位与图像数据相关联，且保留剩余位(两位到三位)以用于误差校正。误差校正可使用任何已知的误差校正码(error correction code，ECC)来产生，所述误差校正码例如汉明码(Hammingcode)、里德-所罗门码(Reed-Solomon code)等。
如所指出，由数据传输电路108接收到的图像数据可包括可随后串行地提供到功能逻辑110的一行数据、少于一行数据或大于一行数据。然而，替代例如通过已预充电到高逻辑电平的一或多个导体来提供数据的常规数据传输技术，数据传输电路108可包括多个库，所述库配置成并行地接收图像数据，随后将其数据依序提供到朝着功能逻辑110的方向上的相邻库。数据可传播通过耦合相邻库的一系列锁存器，且其中所述传播受共用时钟信号控制。共用时钟信号可相对于功能逻辑110以与库相应的量延迟。如此，替代多个库中的每一个的每一锁存器同时操作，每一锁存器可依次操作，例如以波状模式。波状模式和不预充电可减小电流负载和电磁干扰(EMI)产生。
在一个实例中，成像系统100可包含在数字相机、蜂窝电话、膝上型计算机、汽车或类似物中。另外，成像系统100可耦合到硬件的其它件，例如处理器(通用或另外)、存储器元件、输出端(USB端口、无线传输器、HDMI端口等)、照明/闪光、电输入(键盘、触摸显示器、触控板、鼠标、麦克风等)和/或显示器。硬件的其它件可将指令递送到成像系统100，从成像系统100提取图像数据，或操纵由成像系统100供应的图像数据。
图2是根据本公开的一实施例的数据传输电路208。数据传输电路208可以是数据传输电路108的实例。数据传输电路208可从例如像素阵列102的像素阵列接收图像数据，且转而串行地提供图像数据。在一些实施例中，由数据传输电路208接收到的图像数据可呈模拟形式，但由数据传输电路208提供的图像数据可呈数字形式，例如表示来自每一像素的图像数据的数据字。然而，数据传输电路208可以其它方式接收图像数据的数字型式且提供数字型式作为响应。在一些实施例中，可将例如数字型式的图像数据提供到功能逻辑210。功能逻辑210可以是功能逻辑110的实例或控制电路104与功能逻辑110的组合。
数据传输电路208的所示出实施例包含耦合到功能逻辑210的多个库212，所述功能逻辑210经由多个延迟214和延迟216分别将读取时钟和读取地址提供到多个库212。在一些实施例中，可存在K数目个库，例如库212-1到库212-K。举例来说，K可以是8或16，但也涵盖其它库数目。K个库可与耦合到功能逻辑210的库中的第一个串联耦合。一般来说，图像数据可通过多个库传播到功能逻辑210。在一些实施例中，可首先将来自库212-1(例如bank_1)的图像数据，随后将来自库212-2到库212-K(例如bank_2到bank_K)的数据依序提供到功能逻辑210。除库212-1以外，来自每一其它库212的数据可在所述每一其它库212与功能逻辑210之间传播通过所有其它中间库212。举例来说，在到达功能逻辑210之前，来自库212-K的图像数据可传播通过库212-(K-1)到库212-1。
库212的所示出实施例包含多个信道218、地址解码器222以及多个ADC计数器(例如二进制脉动计数器、格雷码(Gray-Code)计数器)220，所述多个ADC计数器一旦锁存便维持ADC的数字值。在一些实施例中，可存在N个ADC计数器220和M个信道218，其中N表示库可接收图像数据的像素的数目，且M表示信道的数目。对于每一库212，可存在8个或16个信道，但本文中涵盖其它数目的信道。可响应于至少时钟信号而将每一库212的图像数据提供到后一下游库212。如本文中所使用，下游可指数据朝着功能逻辑210的移动。因为多个库212串联耦合，所以图像数据在初始库212与功能逻辑210之间从初始库212传播通过每一中间库212。图像数据的传播可从连接到字总线226的多个信道218中的一个通过相应信道开关224到后一下游接口D触发器228。图像数据可响应于一系列读取时钟信号而以一系列跳跃从接口D触发器228移动到接口D触发器228。
每一库212的多个ADC计数器220可以是或包含相关联读出电路(例如读出电路106)的ADC转换器。虽然将ADC计数器220绘示为多个库212的部分，但所述描述是为易于论述，且不同实施方案可为可能的。对于每一库212，多个ADC计数器220可以是数目N，以使得每一库212从N个像素接收图像数据。在一些实施例中，每一库212的N个ADC计数器220的总和可等于例如像素阵列102的像素阵列的一行像素。每一ADC计数器220可将从像素接收到的图像数据转换成图像数据的数字表示。举例来说，每一ADC计数器220可将模拟电压转换成数字数据字。取决于应用，数据字可以是9位或大于9位，以表示图像数据，且可在一或多个ECC操作之后附加2个到3个ECC位。如本文中所使用，为简洁起见，图像数据可用以指模拟形式和数字形式两者。
地址解码器222可接收延迟读取地址，且作为响应而提供信道开关控制信号和库开关控制信号。在一些实施例中，提供信道开关控制信号以确定多个信道218中的哪一信道负责将预设库212的图像数据提供到接口D触发器228。在一些实施例中，读取地址确定将N个图像数据提供到功能逻辑210的顺序。另外，信道开关控制信号控制每一信道218的信道开关224，这可以促使通过每一信道218将图像数据依序提供到字总线226。在一些实施例中，读取地址可包含多达九位，其中所述位的部分用以确定将传输与多个信道218中的哪一个相关联的图像数据，且读取地址的剩余位用以控制库开关240。
如下文将论述，在一实例中，在当前库212_i(i＝2、…、K-1个库)已传输到下游相邻库212_i-1时，释放字总线226_i以供以时间共享方式或互斥方式的库间传输使用，断开信道开关224_i且接通库开关240_i以实现和来自上游相邻库212_i+1的图像数据与当前库212_i的字总线226_i之间的连接。如本文中所使用，下游将指朝着功能逻辑210的方向，且上游将指远离功能逻辑210的方向。
多个信道218中的每一个的所示出实施例可包含存储在多个ADC计数器220、信道缓冲器242以及信道开关218中的一或多个中的信道图像数据(数据一旦锁存便经维持)。ADC计数器220可直接或通过信道缓冲器242耦合到信道开关218。信道缓冲器242可实施在ADC计数器220与信道开关218之间以使ADC计数器220沿数据流与字总线220分离，且提高传输速度以克服可能由多个信道开关218和库开关240产生的存在于字总线226上的较大寄生电容。
来自库212的其它ADC计数器220的图像数据可在当前库212的数据传输过程期间轮流通过相应信道218。在一些实施例中，多个信道218中的每一信道218可响应于由地址解码器222解码的读取地址而将多个数据字传输到字总线226，其中每一数据字表示每一像素的图像数据。可一次一个地串行存取与每一库相关联的信道218。
字总线226可响应于来自地址计数器220的信道开关控制信号而通过信道开关224从多个ADC计数器220中的一或多个接收多个数据字。表示字总线上的图像数据的数据字可直接地或通过感测放大器244耦合到接口D触发器228。感测放大器244可实施在字总线226与接口D触发器228之间以提高传输速度，从而克服由多个信道开关218、库开关240以及如此由开关引入的其它电容负载产生的字总线226上的较大寄生电容。
字总线226可耦合到来自信道218的信道图像数据和/或上游接口D触发器228的输出。接口D触发器228经耦合以响应于读取时钟信号而锁存来自任何相关联信道218或来自上游库212的图像数据。一旦由接口D触发器228锁存图像数据，便准备好将图像数据提供到下游库开关240。
另外，每一库212分别经由多个延迟214和延迟216接收读取时钟和读取地址信号。举例来说，库212-1在由延迟216-1延迟单次之后接收读取地址，而bank_K在归因于延迟216-1到延迟216-K而延迟K次之后接收读取地址。对于读取时钟信号同样如此。一般来说，至少与时钟周期相比，每一延迟214和延迟216的延迟可能极小。在一些实施例中，每一延迟214和延迟216的延迟可以是系统时钟(未绘示)的周期除以库212的数目(例如K)。因此，延迟至少读取时钟信号允许每一接口D触发器228-1到接口D触发器228-K依序(而非全部同时地)锁存数据。通过依序触发每一接口D触发器228，分散且减小峰值电流，这有助于减小峰值功率消耗。另外，因为接口D触发器228中的每一个并不同时触发，所以触发接口D触发器228减少电磁干扰(EMI)的产生。
在操作中，功能逻辑210或控制电路104将读取地址信号和读取时钟信号提供到数据传输208。在一些实施例中，同时提供两个信号。在其它实施例中，可在读取时钟信号之前提供读取地址信号，以使得在读取时钟信号到达锁存器之前准备好与读取地址相关联的图像数据。响应于读取地址和读取时钟信号，库212中的一或多个经由介入库212将图像数据提供到功能逻辑210。举例来说，如果读取地址以库212-4的信道218为目标，那么图像数据便可在到达功能逻辑210处之前经由库212-3、库212-2以及库212-1传播到功能逻辑210。为在库212之间移动数据，读取时钟信号的后续脉冲将触发图像数据从库212到库212的移动。另外，由库212接收到的读取地址信号可导致库212不使得其库开关240能够提供从上游库212到相关联接口D触发器228的数据通路。
在一些实例中，每一库212(例如212-1到212-K)可将多个信道图像数据中的一个导向到相应接口D触发器228。一旦相应接口D触发器228锁存局部(库)数据，局部数据便可经由读取时钟信号的后一脉冲传播到后一下游接口D触发器228。为将图像数据的全部K个库移动到功能逻辑210中，可能需要K个时钟信号。
图3是根据本公开的一实施例的库312的方块图。库312可以只是数据传输电路208的库212的一个实例。库312的所示出实施例包含ADC计数器(例如二进制脉动计数器或格雷码计数器)320、地址解码器322、信道缓冲器342、信道开关324、字总线326、接口D触发器(在图3中标记为接口DFF)328、多个延迟336、库开关340以及感测放大器344，且其中库312是K个库中的bank_K-1，如图3的顶部所示。库312可具有多个信道，例如8个或16个。信道的所示出实施例包含ADC计数器320、信道缓冲器342以及信道开关324的一小部分。信道开关324和感测放大器344都可作为选择方案来实施。信道开关324和感测放大器344可用以提高传输速度。信道开关324和库开关340都可由常规固态晶体管或传输门制成。接口DFF 328的所示出实施例包含多个DFF 334。
ADC计数器320的所示出实施例绘示为包含16个信道的区块，其中每一信道包含八个数据字。当然，信道和数据字的数目仅出于实例性目的，且不应被视为对本公开进行限制。ADC计数器320可以是ADC计数器220的实例，且可从一个像素或多个像素接收模拟图像数据并提供数字图像数据作为响应。在图3的实施例中，16个信道中的每一个可包含8个数据字。数据字可以是11位数据字到15位数据字，其中8位到12位用于图像数据，且剩余位用于误差校正，如ECC。ADC计数器320的每一信道的八个数据字输出可通过任选的信道缓冲器342和信道开关324耦合到字总线326。
信道开关324可经耦合以响应于信道开关控制信号而将数据字从ADC计数器320的16个信道中的一个提供到字总线326。信道开关控制信号可由例如地址解码器322提供。在一个实施例中，来自16个信道中的一个的信道开关可响应于信道开关控制信号而以依序方式从信道1到信道16一次一个信道地将所选信道的8个数据字异步地提供到字总线326。
地址解码器322可从控制电路或功能逻辑210接收读取地址，且提供与读取地址相关联的图像数据作为响应。读取地址可根据库312与功能逻辑(例如功能逻辑110和/或功能逻辑210)的关系而延迟相应量的延迟。举例来说，在以K-1个延迟进行延迟之后，图3的bank_K-1将接收读取地址。在一些实施例中，读取地址可以是八位字，其中四位用以确定ADC计数器320的目标信道，且其它四位用以确定传输电路208的目标库。如果当前库是目标库，那么便断开当前库的库开关340，且接通目标信道的一个信道开关324以经由字总线326将信道图像数据耦合到接口DFF 328。如果当前库不是目标库，那么便断开所有信道(无论是否是目标信道)的信道开关324，因此将全部16个信道图像数据与字总线326解耦(或排斥)，且接通当前库的库开关340以经由共享字总线326将来自上游库312的图像数据耦合到当前库312的接口DFF 328。因为两个不同数据依靠在相同时间段期间占据字总线326而彼此相互排斥，所以字总线326可以此方式通过当前库的信道图像数据和来自上游库312的图像数据来共享时间。
地址解码器322可包含两个四位解码器348和四位解码器350以及逻辑门352。两个四位解码器348和四位解码器350可解码读取地址的不同部分，且提供相应控制信号作为响应。举例来说，四位解码器348可确定16个信道中的哪一个耦合到字总线326，例如如何一次一个地控制每一信道开关324，且四位解码器350可确定是否将解耦(或排斥)当前库的全部信道图像数据以及是否允许后一上游库的输出耦合到字总线326。当在图3中将逻辑门352绘示为流程图型决策区块时，可实施任何类型的逻辑门，例如OR、AND、XOR、XNOR等。逻辑门352可接收四位解码器350的输出，且确定所述输出是否等于当前库312(例如bank_K-1)的地址。
在一些实施例中，在每一信道中可存在八个数据字，且在每一数据字中可存在8位到13位，但字和/或位的数目不应被视为具限制性。
在一些实施例中，接口DFF 328的数目可取决于由ADC计数器320的每一信道所提供的字的数目。举例来说，可存在经由字总线326耦合到八个接口DFF 334的八个数据字。
接口DFF 328可经耦合以响应于读取时钟信号而接收多个输入处的数据字，锁存并提供所述数据字。在一些实施例中，接口DFF 328可由多个D触发器334形成。一般来说，D触发器的数目可与作为输入接收到的数据字的数目相称。举例来说，为接收八个数据字，可存在八个D触发器334。举例来说，接口D触发器328的输出可耦合到后一下游库的库开关340。然而，bank_1的接口DFF 328的输出可耦合到逻辑功能(例如逻辑功能110/210)的输入。
多个延迟336可另外延迟读取时钟信号，且可经耦合以触发相应D触发器334。举例来说，可利用将七个延迟中的每一个耦合在D触发器334的个例之间来实施七个延迟。通过另外延迟读取时钟信号，以级联状方式锁存来自信道的每一数据字以使得D触发器中的每一个并不同时触发。在一些实施例中，可首先锁存数据字1，随后锁存数据字2，随后锁存数据字3，以此类推直到锁存全部八个数据字为止。
图4是根据本公开的一实施例的实例时序图460。时序图460可表示穿过数据传输电路108和/或数据传输电路208的数据移动。时序图460包含多个数据区块462，其中每一数据区块462表示来自单个库的单个信道的八个数据字。举例来说，标记为「B1C1」(例如bank_1信道1)的数据区块462表示来自Bank_1的信道1的8个数据字。另外，在每一库之间可包含虚拟数据区块。举例来说，在B1C16(例如bank_1信道16)之后，可包含虚拟数据区块。在一些实施例中，虚拟数据区块可以是例如B1C16的先前数据区块的复本。然而，本文中可实施且涵盖任何虚拟数据。另外，形成每一数据区块462的8个数据字可具有相关联顺序。举例来说，可以从数据字1开始，随后数据字2以此类推按次序传输8个数据字。
成像系统的功能逻辑和/或控制电路可接收时序图460中所表示的数据。在一些实施例中，可逐信道和逐库来依序接收数据。虽然库的次序可并不因首先从bank_1、随后bank_2持续接收数据直到接收到bank_K数据为止来接收数据而改变，但每一库的信道的次序可以不同。可响应于由数字处理器提供的读取地址而提供每一库数据内的信道数据的次序。一般来说，不仅库、库内的信道以及每一信道内的数据字的顺序可取决于由控制电路或功能逻辑提供的读取位址的次序。
每一数据区块可耗费一时钟周期以由功能逻辑接收。举例来说，时钟周期可以是TRead Clock，其可以是读取时钟信号的周期。在一些实施例中，读取时钟信号可以是系统时钟信号的导数。参考图3，一旦单个信道的8个数据字已传播到bank_1的接口DFF 328，便可在单个时钟周期中将那八个数据字记录到数字处理器中。然而，将8个数据字记录到功能逻辑中所需要的任何给定信道的时钟循环数将取决于所述数据字所起始的库和那个库与功能逻辑的关系。这可能是因为所述库与直接耦合到功能逻辑的bank_1以及剩余库远离数字处理器的相应数目的库串联耦合。举例来说，来自bank_5的图像数据可耗费5个TRead Clock周期以由功能逻辑接收，且来自bank_(K-2)的图像数据可耗费(K-2)个TRead Clock周期。
图5是根据本公开的一实施例的实例时序图570。时序图570绘示提供到D触发器334(例如提供到数据传输电路的K个库)的读取时钟信号的上升沿。读取时钟信号可通过延迟分配到每一库和每一库的每一D触发器334，以分散8个D触发器334乘以K个库的触发和切换。分散触发和锁存可减小峰值电流和功率，这可以促使减小总功率消耗。另外，归因于大量小切换事件而非大量切换事件同时出现，分配式切换可能使EMI产生减少。
所分配读取时钟信号的上升沿可促使通过数据传输电路的接口DFF 228/328锁存数据字。绘示于时序图570中的每一带箭头线表示通过数据传输电路经由多个延迟分配的读取时钟信号的上升沿。读取时钟信号可起始于成像系统的功能逻辑或控制电路处。针对顺序，读取时钟信号可在通过相应数目的延迟依序传播到库2到库K中的每一个之前提供到Bank_1。另外，读取时钟信号的每一上升沿可在每一库内延迟以使得接口DFF 334各自依序触发。因此，存在由相应接口DFF 334锁存的数据字的级联。
另外，时序图570绘示单个读取时钟周期TRead Clock。在一些实施例中，为确保K个库的每一接口D触发器328(包含DFF 334)在单个时钟周期内锁存图像数据，每一延迟中的延迟可以是TRead Clock除以(K*8)，其中8表示形成接口D触发器328的D触发器334的数目。这是为了确保在数据通过数据传输电路串行地传播到功能逻辑之前，在读取时钟的单个周期中锁存全部K个库的全部图像数据。
图6是根据本公开的一实施例的说明性流程图680。流程图680可示出八个数据字从库的信道到功能逻辑(例如功能逻辑110和/或功能逻辑210)的选择和传播。流程图可开始于处理区块682处，所述处理区块682包含开始八个数据字到功能逻辑的传输。
处理区块682可在处理区块684之后，所述处理区块684包含产生读取地址和读取时钟信号的功能逻辑或控制电路。可经由读取地址线将读取地址信号提供到多个库，例如库212，所述读取地址线可包含多个延迟216。可经由读取时钟线将读取时钟信号提供到多个库，所述读取时钟线也可包含多个延迟214。在一些实施例中，可在读取时钟信号之前提供读取地址信号以考虑与目标库相关联的任何延迟，从而准备待由相关联接口DFF 334锁存的八个数据字。
处理区块684可在处理区块686之后，所述处理区块686包含设定目标库(例如库i)的信道开关224以选择包含八个数据字的所需信道。由目标库接收到的读取地址信号可由地址解码器220解码以选择16个不同信道中的哪一信道耦合到字总线226。同时，断开目标库(库i)的库开关240以防止上游库(库i+1)的接口D触发器228连接到字总线226。
处理区块686可在处理区块688之后，所述处理区块688确定是否已由库1锁存八个数据字。然而，如果目标库为bank_1，那么最终结果为是(YES)，且之后为处理区块692。如果目标库不是bank_1，那么最终结果为否(NO)，且之后为处理区块690。处理区块690包含提供额外读取时钟信号以使八个数据字移动到更接近于功能逻辑210的后一库的功能逻辑。在完成处理区块690之后，随后重复处理区块688。处理区块688和处理区块690可重复i次，其中i表示目标库(库i)，且直到八个数据字已传播通过数据传输电路的库直到到达bank_1为止。
一旦处理区块688的最终结果为是，那么之后为处理区块692，所述处理区块692包含将八个数据字锁存到功能逻辑中。同时，后续可能为处理区块694，所述处理区块694包含结束八个数据字到功能逻辑210的传输。
在一个实施例中，如果之后为图4的数据传输顺序，那么待传输的信道图像数据的次序便首先以bank_1开始，随后bank_2持续直到bank_K为止。当待将bank_i(i＝2、…、K)的多个信道图像数据(按BiC1到BiC16的次序)传输通过多个信道开关中的相应信道开关时，断开bank_i的库开关以阻止bank_i+1在当前库bank_i的字总线上共享其数据，且bank_i-1到bank_1的库开关全部接通以实现从bank_i到其功能逻辑目的地对图像数据的字总线传输。
对本发明的所示出实例的以上描述(包含摘要中所描述的内容)并不意图是穷尽性的或将本发明限制于所公开的精确形式。虽然本文中出于说明性目的描述了本发明的具体实例，但在本发明的范围内，各种修改是可能的，如相关领域的技术人员将认识到。
可鉴于以上详细描述对本发明作出这些修改。所附权利要求书中使用的术语不应被解释为将本发明限于本说明书中所公开的具体实例。实际上，本发明的范围应完全由以下权利要求书确定，应根据权利要求解译的已确立的原则来解释所附权利要求书。