宽能隙半导体基板、宽能隙半导体基板之制造装置及宽能隙半导体基板之制造方法
阅读说明：本技术 宽能隙半导体基板、宽能隙半导体基板之制造装置及宽能隙半导体基板之制造方法 (Wide-gap semiconductor substrate, apparatus for manufacturing wide-gap semiconductor substrate, and method for manufacturing wide-gap semiconductor substrate ) 是由 山本孝 于 2018-12-13 设计创作，主要内容包括：本发明提供一种半导体基板之制造方法,可在将机械强度维持地较强的状态下形成功率损失低的原件。蚀刻方法是使用电浆化之蚀刻气体来进行蚀刻处理,以仅将配设于处理室(11)内之基台(15)上所载置之宽能隙半导体基板(W)中形成元件之区域加以薄板化,包含以下步骤：将蚀刻气体供给至前述处理室(11)内,并将该蚀刻气体电浆化；对前述基台(15)施予偏压电位,仅将前述宽能隙半导体基板(W)中形成元件之区域进行蚀刻而使其薄板化。(The present invention provides a method for manufacturing a semiconductor substrate, which can form an original with low power loss while maintaining a high mechanical strength. The etching method is to use the etching gas of plasma to perform etching treatment to thin the region for forming the device in the wide-gap semiconductor substrate (W) placed on the base table (15) in the processing chamber (11), and comprises the following steps: supplying an etching gas into the processing chamber (11) and making the etching gas into a plasma; applying a bias potential to the base (15) and etching only the region of the wide-gap semiconductor substrate (W) where the device is to be formed to make it thin.)
技术领域
本发明是关于一种表面可形成元件之宽能隙半导体基板、宽能隙半导体基板之制造装置及宽能隙半导体基板之制造方法。
背景技术
近年来，随着电子机器小型化、薄型化、轻量化、低损失化(高效率化)、高机能(高性能)化的进步，使用薄板化之硅基板来制造的薄型半导体元件持续开发。特别是就垂直式功率元件而言，硅基板(晶圆)越薄损失越低，因此宜使用具有必要之耐受电压性能且厚度最小的硅基板来制造。故，为了制造薄型功率元件，会将与形成有机能层之表面相反侧的背面加以研磨，将硅基板变薄到其厚度到达希望的厚度。惟，会有以下问题，即，将硅基板薄板化时发生的基板翘曲会导致产生破裂或缺口，且在搬送薄板化硅基板时会产生破裂等。就此，如专利文献1(日本专利第6004100号)所揭示，有一种技术是留下硅基板之背面的外周部不研磨，而仅研磨内侧区域来将硅基板背面薄板化。藉此，便可减少硅基板的破裂或翘曲。
另一方面，功率元件也进一步要求降低导通电阻或提高耐受电压。为了实现此要求，乃着眼于不使用习知的硅基板，而是使用碳化硅基板来制造。碳化硅相较于硅，结晶的晶格常数较小(原子间之结合较强)、具有较硅的能带隙(1.12eV)大的能带隙(2.2eV以上)(以下称为宽能隙)。又，碳化硅基板的絶缘破坏电场强度(单位为V/cm)相较于硅基板高出10倍左右。换言之，在制造同等的耐压制品(元件)时，相较于以硅基板进行制造，以碳化硅基板进行制造可用10分之1的厚度来制造。举例而言，若碳化硅基板之耐受电压为100V/μm、厚度为15μm之基板时，可使用于可承受1500V以下(1200V)之耐受电压的元件。另一方面，若硅基板要获得相同程度的耐受电压则需要厚度约150μm的基板。故，使用碳化硅基板来制造具备被要求之耐受电压的元件时，其厚度相较于硅基板只要10分之1的厚度而较为优选。上述元件是如下制造，即，在碳化硅基板的表面层迭机能层后，在该机能层形成由复数分割预定线所区划的区域，接着，在利用研磨装置来研磨碳化硅基板的背面而变薄到预定厚度后，使用切割装置或雷射加工装置等来沿着分割预定线将碳化硅基板加以切断，分割为各个元件晶片。然后，经分割的各晶片可做为功率元件。
[先前技术文献]
专利文献
专利文献1：日本专利公报第6004100号
发明内容
[发明欲解决之课题]
例如专利文献1揭示了一种晶圆薄板化技术，是在藉由贴合于晶圆的支持基板来补强晶圆之状态下，利用研磨装置来将晶圆全体薄板化。惟，如该专利文献1所记载，当使用研磨装置时，若欲将晶圆极度地薄板化(因晶圆材质而异，例如50μm以下)，会有晶圆产生破裂或翘曲的问题。又，当该晶圆是由碳化硅等构成的宽能隙半导体基板时，由于相较于硅基板硬度非常高，所以若利用具备研磨石的研磨轮来研磨晶圆的背面，研磨石会磨耗研磨量的4～5倍左右，而有非常不经济的问题。举例而言，研磨硅基板100μm时，研磨石会磨耗0.1μm，相对于此，研磨碳化硅基板100μm时，研磨石会磨耗400～500μm，与研磨硅基板相较下会磨耗4000～5000倍。
再者，上述专利文献1中，当晶圆是由碳化硅(SiC)构成时，由于无法使SiC晶圆溶解，因此曾有提案将其利用CMP来薄板化。惟，以CMP来研磨SiC晶圆时，研磨率很慢，并不实用。又，无论是研磨或CMP，将小矩形区域的凹部薄板化或从凹部排出研磨屑都有困难性，且，也会有必须除去变形的问题。
另一方面，针对功率元件，会要求降低导通电阻或提高耐受电压，且要求晶圆更加薄板化。
有鉴于以上实情，本发明之目的在于提供一种宽能隙半导体基板、其制造装置及其制造方法，而可在将机械强度维持地较高的状态下形成功率损失低的元件。
[用以解决课题之手段]
为达成上述目的，本发明是关于一种宽能隙半导体基板(以下简称「半导体基板」)，系于其上形成元件，具有：一第1基板区域，为一内侧区域，具有一第1厚度；及，一第2基板区域，为设置成包围前述第1基板区域之外周的区域，具有较前述第1厚度厚的一第2厚度；前述第1基板区域中形成前述元件，前述第1厚度为10μm以上50μm以下，而前述第2厚度则为100μm～350μm。
该半导体基板中，由于内侧之区域形成有具有10μm以上50μm以下之厚度的一第1基板区域(薄板部)，且沿着该薄板部的外周形成有具有100μm～350μm之厚度的一第2基板区域(厚板部)，因此可有效防止半导体基板之破裂或翘曲。且，形成于该薄板部之元件可降低导通电阻。
故，可在将半导体基板之机械强度维持在较高的状态下形成功率损失低的元件。
又，前述半导体基板中，前述第1基板区域宜藉由干蚀刻来形成。
依据该半导体基板，由于是藉由干蚀刻来形成前述第1基板区域，因此不须使用易磨耗且高价的研磨石来研磨半导体基板的背面。
故，相较于使用每次磨耗都须做交换的研磨石来进行加工的情形，可大幅减少制造成本。
又，前述半导体基板中，该半导体基板宜由碳化硅(4H-SiC、6H-SiC、3C-SiC)、氮化镓(GaN)、氧化镓(GaO)或钻石(C)所构成。
依据该半导体基板，由于具有较硅的能带隙(1.12eV)大的能带隙(2.2eV以上)，因此可进一步降低形成于薄板部之元件的导通电阻，而更减少元件的功率损失。
前述半导体基板可藉由以下构成的制造装置而更良好地制造。该制造装置是使用电浆化之蚀刻气体来进行蚀刻处理，以仅将配设于处理室内之基台上所载置之半导体基板中形成元件之区域加以薄板化，且，前述制造装置具有一外周覆盖机构，该外周覆盖机构具有一覆盖构件，可在对前述半导体基板进行蚀刻处理时，仅将前述基台所载置之半导体基板的周缘部加以覆盖，以仅使未被该覆盖构件覆盖的要形成前述元件之区域被蚀刻处理而薄板化。
依据该制造装置，由于具有外周覆盖机构，可在将半导体基板进行蚀刻处理时，藉由覆盖构件来仅将基台所载置之半导体基板的周缘部加以覆盖而使其不被蚀刻，因此覆盖构件可做为遮罩，仅使半导体基板的周缘部不被蚀刻，而仅蚀刻形成元件之区域。故，可轻易地将形成元件的内侧区域薄板化。又，藉由将内侧区域薄板化，可有效地防止半导体基板破裂或翘曲。且，形成于该薄板部之元件可降低导通电阻。
又，前述外周覆盖机构更具有一设置于前述处理室内用于支持前述覆盖构件的支持构件，该支持构件可构造成在与前述半导体基板之间形成有间隙的状态下支持前述覆盖构件，且间隙宜设定为0.5mm以上3mm以下。
又，前述制造装置中，前述外周覆盖机构更具有一设置于前述处理室内用于支持前述覆盖构件的支持构件，且，宜构造成当前述半导基板藉由前述基台上升时，前述覆盖构件与前述半导体基板的周缘部抵接而朝上方被抬起，仅覆盖前述基台所载置之半导体基板的周缘部而使其不被蚀刻。
又，前述制造装置宜更具有一可检测前述半导体基板之蚀刻深度的深度监测器，前述深度监测器具有：一深度感测器，系包含一对前述半导体基板之蚀刻面及前述覆盖构件照射光的光源；及，一处理部，系根据分别自前述蚀刻面及前述覆盖构件反射之反射光来算出前述蚀刻深度。
依据该制造装置，由于可根据蚀刻速率及蚀刻时间来辨识蚀刻终点，因此可不经过预先测量蚀刻量来算出蚀刻速率(实施条件设定)的前置步骤即开始蚀刻处理，因此可大幅减少制造时间。
再者，前述制造装置中，前述半导体基板宜由碳化硅(4H-SiC、6H-SiC、3C-SiC)、氮化镓(GaN)、氧化镓(GaO)或钻石(C)所构成。
故，由于由这些所构成的半导体基板具有较硅的能带隙(1.12eV)大的能带隙(2.2eV以上)，因此可将形成于薄板部之元件的导通电阻进一步降低，而更减少元件的功率损失。
又，前述半导体基板可藉由包含以下步骤的制造方法来良好地制造。即，该制造方法是使用电浆化之蚀刻气体来进行蚀刻处理，以仅将配设于一处理室内之一基台上所载置之半导体基板中形成元件之区域加以薄板化，其包含以下步骤：
在前述处理室内之基台上载置一半导体基板，并藉由覆盖一构件来仅将该半导体基板中不形成元件的一周缘部加以覆盖；
将蚀刻气体供给至前述处理室内，并将该蚀刻气体电浆化；
对前述基台施予一偏压电位，仅将前述半导体基板中形成元件之区域进行蚀刻处理来薄板化。
依据该制造方法，由于是在将前述半导体基板进行蚀刻处理时，仅将基台所载置之半导体基板的周缘部加以覆盖而使其不被蚀刻，因此可仅使半导体基板的周缘部不被蚀刻。故，可制造内侧区域形成有薄板部，且沿着该薄板部的外周形成有厚板部的半导体基板。且，藉由如此构成之半导体基板，该半导体基板可有效地防止破裂或翘曲。再者，藉由在该薄板部形成元件，可制造导通电阻低的元件。
而，该制造方法中，前述半导体基板与前述覆盖构件之间宜设置间隙。在对基台施予偏压电位的状态下蚀刻半导体基板时，若覆盖构件接触半导体基板会产生以下问题，即，因覆盖构件之材质使该覆盖构件也产生偏压电位，而覆盖构件因电浆中的离子而溅射，使其生成物附着于做为半导体基板之内侧区域的前述薄板部的表面，而造成表面精度恶化。为此，藉由在半导体基板与覆盖构件之间设置间隙，可防止覆盖构件产生偏压电位，藉此即可防止因覆盖构件之溅射而使前述薄板部表面的表面精度恶化。
半导体基板与覆盖构件之间的间隙宜为0.5mm以上3mm以下。这是因为当间隙小于0.5mm时，无法有效地防止覆盖构件产生偏压电位，而当间隙为3mm以上时，蚀刻晶种会侵入半导体基板与覆盖构件之间，使得被半导体基板之覆盖构件所覆盖的区域(第2基板区域)被蚀刻，因而使该第2基板区域(厚板部)之内侧周缘部(肩部)被蚀刻等，造成得到的半导体基板形状恶化。
又，前述覆盖构件宜由石英、氧化铝或氧化钇所构成，或是由对该等其中一者涂覆金属涂层之材料所构成。若为氧化铝时，缺点是容易发生上述溅射，而因此造成薄板部表面的表面精度恶化，但优点是可便宜地制造覆盖构件。又，若为钇时，缺点是覆盖构件的制造成本高，但优点是即使发生上述溅射，其产生的生成物容易消失，因此薄板部表面的表面精度不易恶化。再者，若为石英时，优点是相较于钇，覆盖构件的制造成本较便宜，且即使发生上述溅射，其产生的生成物会消失，薄板部表面的表面精度几乎不会恶化。再者，石英虽然会被蚀刻晶种蚀刻，但反过来藉由覆盖构件被蚀刻，可减轻负荷，而可将薄板部蚀刻成均匀地厚度。
该制造方法中，前述半导体基板之厚度宜蚀刻至为50μm以下。
依据制造方法，由于可使形成有元件之区域的半导体基板之厚度在50μm以下，因此可将形成于薄板化区域之元件的导通电阻进一步降低，而更减少元件的功率损失。
该制造方法中，前述蚀刻气体宜包含氟系气体。
依据该制造方法，宜对前述基台供给500W以上之高频电力来施予偏压电位，并使前述处理室内之压力为30Pa以下。
依据该制造方法，由于对前述基台供给500W以上的高频电力来施予偏压电位，因此即使是原子间之结合强的半导体基板亦可高速地蚀刻。又，由于前述处理室内之压力为30Pa以下，因此可使电浆稳定，且使蚀刻量的面内均匀性提高。
该制造方法中，前述宽能隙半导体基板宜由碳化硅(4H-SiC、6H-SiC、3C-SiC)、氮化镓(GaN)、氧化镓(GaO)或钻石(C)所构成。
依据该制造方法，由于由这些所构成的半导体基板具有较硅的能带隙(1.12eV)大的能带隙(2.2eV以上)，因此可将形成于薄板部之元件的导通电阻进一步降低，而更减少元件的功率损失。
[发明效果]
以上，依据本发明的宽能隙半导体基板，可在形成于内侧之薄板部形成元件，且沿着该薄板部的外周具有厚板部，因此可在将宽能隙半导体基板的机械强度维持地较高的状态下形成功率损失低的元件。
又，依据本发明的宽能隙半导体基板之制造装置，由于可仅覆盖宽能隙半导体基板的周缘部使其不被蚀刻，因此只有宽能隙半导体基板的周缘部不会被蚀刻。故，可轻易地仅使形成元件之内侧薄板化。
又，依据本发明的宽能隙半导体基板之制造方法，当蚀刻处理宽能隙半导体基板时，可仅覆盖宽能隙半导体基板的周缘部而使其不被蚀刻。故，可轻易地仅使形成元件之内侧薄板化。
附图说明
图1(a)是本发明第1实施形态之半导体基板的纵剖面图，图1(b)是该半导体基板的平面图。
图2是显示在制造图1(a)、图1(b)之半导体基板时使用的蚀刻装置(制造装置)之概略构成的剖面图。
图3(a)、图3(b)、图3(c)是绘示图1(a)、图1(b)之半导体基板之制造方法步骤的纵剖面图。
图4(a)、图4(b)是绘示图1(a)、图1(b)之半导体基板之制造方法步骤的纵剖面图。
图5是显示本发明第2实施形态之蚀刻装置(制造装置)之概略构成的剖面图。
图6是用以说明本发明其他实施形态之制造方法及制造装置的说明图。
图7是显示本发明其他实施形态之宽能隙半导体基板的平面图。
图8是显示用以制造图7所示之宽能隙半导体基板之覆盖构件的平面图。
具体实施方式
以下，参考图式来说明本发明之实施形态。
第1实施形态
图1(a)是本发明第1实施形态之半导体基板70的纵剖面图，图1(b)是该半导体基板70的平面图。该半导体基板70是由具有高耐受电压性能之碳化硅(4H-SiC)构成的宽能隙半导体基板。使用该半导体基板70制造的电子元件的功率损失小，可做为高性能及省电的反相器机器、家电用电力模组或电动车用功率半导体元件。
又，碳化硅相较于硅，具有杨式模数高，且即使在高温下降伏温度也高的性质，因此可将碳化硅做为兼具电路要件与细微之机械要件的MEMS(Micro-Electro MechanicalSystems)元件使用，目前已被使用于加速度感测器、印表机头、压力感测器、DMD(DigitalMicromirror Device)等，市场规模在扩大中。
如图1(a)、图1(b)所示，本例之半导体基板70是由做为内侧区域而平面看呈圆形的薄板部(第1基板区域)70a与做为外侧环状区域的厚板部(第2基板区域)70b所构成，薄板部70a具有厚度T1(10μm以上50μm以下)，厚板部70b是沿着该薄板部70a的外周形成，具有厚度T2(＞T1)。换言之，半导体基板70在相当于内侧之薄板部70a的区域具有平面看呈圆形的凹部70c。厚板部70b是形成为与薄板部70a呈同心圆状地包围薄板部70a之外周。在此，凹部70c的面积为任意，可根据半导体基板70所要求的机械强度而决定。
如图1(a)所示，将薄板部70a的平面状表面Pa及厚板部70b的平面状表面Pb连结的面(厚板部70b的内周面)Pc，与前述表面Pa之间的角度θ大致为直角。
如图1(a)所示，在与薄板部70a之表面Pa为相反侧之面(即背面，在图1(a)为下面)形成具有数mm见方大小的元件50，该元件50包含垂直式功率元件(绝缘栅双极晶体管(IGBT)、MOS型场效应晶体管(MOSFET)或二极体等)等。
另一方面，外侧区域之厚板部70b可确保半导体基板70的机械强度，在搬送半导体基板70中或热处理步骤中，负责用以防止半导体基板70破裂或翘曲的作用。举例言之，厚板部70b的厚度T2为100μm～350μm。藉由做成该范围，可有效地防止半导体基板70破裂或翘曲。相对于此，薄板部70a具有10μm以上50μm以下的厚度T1。藉由做成该范围，可在将机械强度维持地较高的状态下，降低形成于薄板部70a表面之元件50的导通电阻。故，可在将机械强度维持地较高的状态下，制造功率损失低的元件。
而，在本例中，虽然是使凹部70c的平面形状呈圆形，但本发明不限于此。例如，凹部70c的平面形状亦可为矩形、圆角四角形(将角修圆的四角形)或多角形等形状，凹部70c的平面形状包含适合要形成之元件形状的所有形状。此时亦可获得与本例相同的效果。再者，本例是将角度θ做成大致直角(90度)，但本发明不限于此，角度θ亦可为鋭角或钝角。此时亦可获得与本例相同的效果。再者，本例中是针对凹部为1个的例子来说明，但亦可构造成形成复数凹部。
接着，参照图2来说明蚀刻装置1，该蚀刻装置1是用以制造本例之半导体基板70的制造装置。图2是显示在制造图1(a)、图1(b)之半导体基板70时使用的蚀刻装置1之概略构成的剖面图。
如图2所示，该蚀刻装置1包含具有封闭空间的处理室11、可自由升降地配设于处理室11内而可载置做为蚀刻对象之晶圆W的基台15、可使基台15升降的升降柱(升降装置)、可将处理室11内的压力减压的排气装置20、可对处理室11内供给处理气体的气体供给装置(处理气体供给部)25、可将已供给至处理室11内的处理气体电浆化的电浆生成装置30、可对基台15供给高频电力的高频电源(基台电力供给部)35以及可覆盖晶圆W的周缘部(非蚀刻部)的外周覆盖机构40。该蚀刻装置1是使用已电浆化的蚀刻气体进行蚀刻处理，而仅将配设于处理室11内之基台15上所载置之晶圆W中形成元件之区域薄板化。在此，外周覆盖机构40在将晶圆W进行蚀刻处理时，是负责仅覆盖基台15所载置之晶圆W的周缘部而使其不被蚀刻的作用。
前述处理室11是由具有相互连通之内部空间的下处理室12及上处理室13构成，上处理室13可形成为较下处理室12小。前述基台15是由可载置晶圆W的上构件16与可连接升降柱18的下构件17构成，配置于下处理室12内。
前述外周覆盖机构40具有覆盖构件41及支持构件42，覆盖构件41是配置于下处理室12内，平面看呈环状(甜甜圈形状)，当基台15上升时，仅将该基台15上所载置之晶圆W的周缘部覆盖，可做为蚀刻加工用之遮罩，支持构件42是环状地设置于下处理室12之内壁，用于支持覆盖构件41。该支持构件42是构造成可支持覆盖构件41的外周周缘部。而，本例中，支持构件42虽然是构造成在覆盖构件41之外周周缘部的整个周缘支持覆盖构件41，但不限于此，亦可构造成例如在下处理室12的内壁数处(例如四点)配设朝内侧突出的构件，并以该构件来支持覆盖构件41。又，本例中，虽然是构造成使载置晶圆W的基台15升降，但不限于此，亦可构造成固定基台15而使覆盖构件41升降。再者，本例的外周覆盖机构40形状虽然是构造成使凹部70c的平面形状被蚀刻成圆形，但本发明不限于此。举例言之，外周覆盖机构40亦可构造成使凹部70c的平面形状被蚀刻成圆形以外的矩形、圆角四角形(将角修圆的四角形)或多角形等形状。如此，根据覆盖构件41的形状，可形成任意形状的凹部70c，在研磨等之时也不会有研磨屑的问题。
又，本例中，虽然是根据覆盖构件41与晶圆W之蚀刻选择比的观点，将覆盖构件41由氧化铝等陶瓷材料来构成，但不限于此，亦可由石英等介电常数低的材料或钇来构成，或是由对氧化铝、石英、钇施以镍涂层等金属涂层的材料来构成。
若为氧化铝时，缺点是如后述在蚀刻处理时容易发生溅射，而因此造成薄板部70a的表面Pa的表面精度恶化，但优点是可便宜地制造覆盖构件41。又，若为钇时，缺点是覆盖构件41的制造成本高，但优点是即使发生上述溅射，其产生的生成物容易消失，因此薄板部70a的表面Pa的表面精度不易恶化。再者，若为石英时，优点是相较于钇，覆盖构件41的制造成本较便宜，且即使发生上述溅射，其产生的生成物也会消失，薄板部70a的表面Pa的表面精度几乎不会恶化。再者，石英虽然会被蚀刻晶种蚀刻，但反过来藉由覆盖构件41被蚀刻，可减轻负荷，而可将薄板部70a蚀刻成均匀地厚度。
接着，说明外周覆盖机构40的动作。
首先，在已利用升降柱18使基台15下降的状态下，覆盖构件41是呈周缘部被支持部材42所支持的状态。此时，蚀刻处理前的晶圆W是载置于基台15上。接着，当利用升降柱18使基台15及其载置之晶圆W上升来进行蚀刻处理，而覆盖构件41与晶圆W的周缘部上面抵接后，该覆盖构件41会随着晶圆W之上升被朝上方抬起。此时，只有基台15上所载置之晶圆W的周缘部会被覆盖构件41覆盖，该覆盖构件41在蚀刻处理时是做为遮罩作用。
接着，在蚀刻处理结束后，利用升降柱18使基台15下降，覆盖构件41可被支持部材42所支持。在该状态下，将处理后的晶圆W(半导体基板70)从蚀刻装置1内搬出至蚀刻装置1外，再将接着应处理的晶圆W搬入蚀刻装置1内并载置于基台15上。
藉由使用该外周覆盖机构40，可将晶圆W上面的外周部留下约3mm左右不被蚀刻，而可仅蚀刻内侧区域来将该内侧区域薄板化。藉由该构成，可减少蚀刻处理后晶圆W(半导体基板70)的破裂或翘曲。
而，本例中虽然是在上构件16载置晶圆W，但本发明不限于此。例如，亦可使用以一对绝缘层包夹电极板的静电夹来对电极板供给适当电压，藉此将晶圆W吸附保持于静电夹上。此时亦可获得与本实施形态相同的效果。
前述排气装置20具有与下处理室12之侧面连接的排气管21，可透过排气管21将处理室11内的气体排气，使处理室11的内部处于预定压力。
前述气体供给装置25具有可供给SF6气体做为氟系气体的气体供给部26、可供给O2气体做为氧系气体的气体供给部27以及一端与上处理室13的上面连接而另一端分岐分别与各气体供给部26、27连接的供给管29。SF6气体及O2气体可从各气体供给部26、27透过供给管29供给至处理室11内做为前述处理气体。
前述电浆生成装置30是生成所谓感应耦合电浆(ICP)的装置，由配设于上处理室13的螺旋状(环状)线圈31以及可对该线圈31供给高频电力的高频电源(线圈电力供给部)32所构成，藉由以高频电源32对线圈31供给高频电力，可将供给至上处理室13内的处理气体电浆化。
前述高频电源35可对基台15供给高频电力，藉此使基台15与电浆之间产生电位差(偏压电位)，并使因处理气体之电浆化所产生的离子射入晶圆W。如此将晶圆W蚀刻。蚀刻为利用反应生成气体进行的RIE(Reactive Ion Etching：反应式离子蚀刻)等的干蚀刻(异向性蚀刻或同向性蚀刻)等。
图3及图4是绘示图1(a)、图1(b)的半导体基板70之制造方法步骤的纵剖面图。接着，以这些图来说明半导体基板70之制造方法。
首先，依据以下顺序来制造晶圆W。即，如图3(a)所示，准备其中一面形成有复数元件50的半导体基板70。该半导体基板70呈一般的圆板形状(相对于直径76mm～150mm的厚度为0.35mm)，由碳化硅构成。
接着，如图3(b)所示，使用涂布机(未图示)对形成有元件50之面全体涂布接着剂71。举例言之，可使用旋涂方式，使半导体基板70高速旋转，利用离心力使滴下的接着剂71在形成有元件50之面全体扩展。故，接着剂71宜具有适度的黏性，可在液体状态下滴下到半导体基板70上。接着剂71可使用例如聚酰亚胺系或丙烯酸系的接着剂。接着，利用接着剂71来贴合载体基板72。藉由该载体基板72可保护元件50。而，即使不贴合该载体基板72，亦可仅以例如保护涂层材料来保护元件50，此时便可不贴合载体基板72。
藉由该构成，可一边保护形成有元件50之面一边贴附载体基板72(参考图3(c))。又，在半导体基板70薄板化后，可轻易地剥除该载体基板72。
接着，将晶圆W搬入蚀刻装置1内的处理室11内并载置于基台15(上构件16)上，使半导体基板70未形成有元件50之面为上面。此时，基台15是下降的，覆盖构件41是由支持构件42所支持。接着，如图3(c)所示，当晶圆W与基台15一起上升的同时，覆盖构件41会借着晶圆W的外周周缘部而被朝上方抬起。且，呈晶圆W上面的外周部约3mm左右被覆盖构件41遮蔽的状态。当晶圆W在该状态被电浆蚀刻时，只有晶圆W上面的外周部不会被蚀刻，而只有其内侧区域会被蚀刻。换言之，可将晶圆W的内侧区域薄板化。在此，宜设定覆盖构件41之内径，使其可用半径方向1mm～10mm的宽度来覆盖半导体基板70的上面外周部，也就是使前述厚板部(第2基板区域)70b的半径方向宽度为1mm～10mm。这是因为，若前述厚板部70b的宽度小于1mm，半导体基板70的强度会不足，而若厚板部70b的宽度大于10mm，则可形成元件的有效面积会变小。特别是就该有效面积而言，会大受各个元件的形状、大小与配置、以及形成元件之凹部70c的形状所影响。若凹部70c的平面形状为圆形时，厚板部70b的宽度宜为5mm以下，但若凹部70c的平面形状为多角形时，即使是5mm以上，有时可形成元件的有效面积仍会不足。
接着，如图4(a)所示，将覆盖构件41做为遮罩，并使用例如RIE(Reactive IonEtching：反应式离子蚀刻)等电浆蚀刻技术，将半导体基板70的上面蚀刻处理来形成凹部70c。蚀刻处理的条件是将做为蚀刻气体的SF6气体以400sccm之流量、做为蚀刻添加气体的O2气体以600sccm之流量供给至处理室11内，供给至线圈31的线圈供给功率为2000W，供给至基台15的偏压功率为700W，且处理室11内的压力为12Pa。该条件下的蚀刻速率约为6μm/分。做为添加气体的O2气体可期待有提高与碳化硅(SiC)之碳(C)的反应性的效果，而使蚀刻速率提高。而，虽然是使用O2气体来做为蚀刻添加气体，但亦可不使用该O2气体而只使用蚀刻气体的SF6气体来进行蚀刻。
而，线圈供给功率只要是400～5000W即可，特别是从电浆稳定性的观点来看，以1500W以上为佳。又，偏压功率只要是50～1000W即可，特别是从电浆稳定性的观点来看，以500W以上为佳。又，处理室内压力只是要0.5～50Pa即可，特别是从蚀刻量之面内均匀性的观点来看，以3Pa以上～30Pa为佳。
如此将半导体基板71之上面蚀刻，形成具有预定深度的凹部70c后，结束上述一连串蚀刻步骤，将晶圆W从处理室11内搬出。之后，利用溅射装置等来形成背面电极。
依据该薄板化方法，不需习知的研磨加工。故，不需为了去除研磨加工时产生的粉碎层等研磨变形而进行以CMP等处理的应力消除处理，可减少制造时间及制造成本。再者，即使是进行小矩形区域凹部的薄板化时，也容易进行覆盖形状之变更。
而，本例中虽然是在蚀刻装置1侧设置用以覆盖非蚀刻部的机构，但本发明不限于此。例如，亦可构造成将覆盖非蚀刻部的机构安装在晶圆W侧。
接着，如图4(b)所示，在从接着剂71剥离载体基板72后，去除接着剂71。
依据如此制造的本例半导体基板70，由于可使半导体基板70的外周部(第2基板区域)的厚度较厚，而只有形成元件的内侧区域(第1基板区域)的厚度较薄，因此可减少半导体基板70的破裂或翘曲。在者，由于形成有元件50之半导体基板70是由碳化硅构成，厚度可达到可承受高耐受电压的最低限度(10μm以上50μm以下)，因此相较于以硅为材料制造的元件，可进一步低损失化。
又，依据本例的半导体基板70之制造方法，不需仰赖机械性的研磨加工，可使用电浆蚀刻法将由硬度高的碳化硅构成的半导体基板70薄板化，使其不但具有高耐受电压性能，且厚度达到最低限度(10μm以上50μm以下)。故，不需研磨用的高价研磨石，因此可大幅减少制造成本。
第2实施形态
接着，以图5来说明本发明第2实施形态。图5是显示第2实施形态之蚀刻装置1A的概略构成的剖面图。相较于图2所示的蚀刻装置1，该蚀刻装置1A与前述蚀刻装置1在构造上不同处在于更具有分光式的深度监测器43，而可即时地测量(监控)晶圆W的蚀刻深度。故，图5中，对于与图2所示的蚀刻装置1相同的构造部分会标示相同标号，以下省略其详细说明。
前述深度监测器43具有深度感测器44与处理部45。深度感测器44包含可发出一将白色光照射于晶圆W之蚀刻面及覆盖构件41的多波长光的光源(未图示)、接收来自晶圆W及覆盖构件41之反射光的受光部(未图示)以及分光光度计(未图示)，可取得依蚀刻深度而改变的深度信号并输出至处理部45。
深度感测器44是组装于上处理室13的上面，与晶圆W及覆盖构件41的表面相对向地配置。在晶圆W之蚀刻处理中，来自光源的白色光会照射到晶圆W及覆盖构件41，并由受光部接收来自晶圆W及覆盖构件41的反射光。分光光度计可在预定的波长范围内测量反射光在各波长的强度，并将获得的光强度资料送至处理部45。该光强度资料是反映了蚀刻深度的深度信号，会依蚀刻深度而改变。处理部45可从光强度资料生成表示每一波长之光强度的光谱，并根据分别从晶圆W之蚀刻面及覆盖构件41反射的反射光之相位差，从该光谱算出蚀刻深度。
在此，照射至晶圆W而反射之反射光、被覆盖构件41反射之反射光会相互干涉。由于这个光波的干涉方式会因晶圆W的深度而改变，因此可根据该变化来算出蚀刻深度。
依据使用了本例蚀刻装置1A的半导体基板70之制造方法，可获得与使用了第1实施形态蚀刻装置1之制造方法相同的效果。且，由于本例的蚀刻装置1A可进一步即时地监控蚀刻深度，根据蚀刻速率及蚀刻时间来辨识蚀刻终点，因此不需经过事先测量蚀刻量来算出蚀刻速率的前置步骤，便可开始蚀刻处理。故，相较于第1实施形态的蚀刻装置1，可大幅减少制造时间。
以上已说明了本发明的具体实施形态，但本发明可采用之态样不限于上述者。
举例言之，上例中，半导体基板70是使用具有4H-SiC之结晶构造的碳化硅，但半导体基板70的材料不限于该碳化硅，亦可使用例如具有4H-SiC以外之结晶构造的碳化硅(6H-SiC、3C-SiC)、氮化镓(GaN)、氧化镓(GaO)或钻石(C)等材料。此时亦可获得与本实施形态相同的效果。
又，上例中是使用前述蚀刻装置1及1A来制造本发明的半导体基板，但本发明的制造方法亦可使用具有其他构造的蚀刻装置来实施。又，上例中是在将元件50形成于半导体基板70后，将该半导体基板70之形成有元件50的内侧区域(第1基板区域)薄板化，但本发明不限于此。例如，亦可在将半导体基板70的内侧区域(第1基板区域)薄板化后，在该薄板化之区域(薄板部)形成元件50。
此外，即使使用例如Cl2气体、BCl3气体、CCl4气体、SiCl4气体等氯系气体来代替上例中做为蚀刻气体所使用的氟系气体(SF6气体)，亦可获得与上述制造方法相同的效果。
又，上例中是针对将可仅覆盖半导体基板70的周缘部而使其不被蚀刻的覆盖机构设置于蚀刻装置1、1A侧的例子来说明，但本发明不限于此。例如，可使用可放入晶圆W的外壳，并在该外壳侧设置盖体来覆盖半导体基板70的外周周缘部而使其不被蚀刻，亦可将抗蚀遮罩、氧化膜遮罩、金属遮罩等蚀刻遮罩形成于半导体基板70的外周周缘部，而仅使该周缘部不被蚀刻。
又，上例是在将覆盖构件41载置于半导体基板70上的状态下进行蚀刻处理，但本发明的制造装置(蚀刻装置)及制造方法不限于该构成，如图6所示，上述蚀刻装置1及1A亦可构造成该覆盖构件41由前述支持部材42所支持，而当前述基台15到达上升端时，半导体基板70之上面与覆盖构件41之下面之间会产生间隙g，且前述制造方法亦可构造成在半导体基板70之上面与覆盖构件41之下面之间形成有间隙g的状态下进行前述蚀刻处理。
若在已对前述基台15施予偏压电位的状态下蚀刻半导体基板70，当覆盖构件41与半导体基板70接触时，会产生以下问题，即，因覆盖构件41之材质(例如氧化铝)使该覆盖构件41也产生偏压电位，而覆盖构件41因电浆中的离子而溅射，使其生成物附着于做为半导体基板70之内侧区域的前述薄板部70a(凹部70c)的表面，而造成表面精度恶化。为此，藉由在半导体基板70与覆盖构件41之间设置间隙g，可防止覆盖构件41产生偏压电位，藉此即可防止因覆盖构件41溅射而造成前述薄板部70a上面的表面精度恶化。
而，半导体基板70与覆盖构件41之间的间隙g以0.5mm以上3mm以下为佳。这是因为当间隙小于0.5mm时，无法有效地防止覆盖构件41产生偏压电位，而当间隙为3mm以上时，蚀刻晶种会侵入半导体基板70与覆盖构件41之间，使得被半导体基板70之覆盖构件41所覆盖的区域(第2基板区域)被蚀刻，因而使该第2基板区域(厚板部)之内侧周缘部(肩部)被蚀刻等，造成得到的半导体基板70的形状恶化。
又，前述半导体基板70亦可在前述第2基板区域(厚板部)具有1个以上朝半径方向内侧突出的突出部。图7显示具有该突出部的半导体基板。图7所示的半导体基板70’具有3个突出部H，3个突出部H是等间隔地配置于第2基板区域70’b的周方向上。例如，在剥离上述载体基板72之步骤或去除接着剂71之步骤中，当从凹部70’c侧支持半导体基板70’时，若藉由支持销来支持薄板部70’a，由于薄板部70’a的厚度极为薄，因此支持部有被支持销贯穿之虞。故，藉由在厚板部(第2基板区域)70’b形成朝内侧突出的突出部H，可由支持销来支持该厚度较厚的突出部H。藉此，可尽量扩大薄板部70’a的面积来使元件的取得数变多，且可防止半导体基板70’被支持销贯穿的问题。而，设置突出部H的个数并无特别限定，但若从可稳定支持半导体基板70’的观点来看，宜形成3个以上的突出部H，并将该等等间隔地配置于第2基板区域70’b的周方向上。
又，为了形成上述突出部H，上述蚀刻装置1及1A的覆盖构件41也同样必须具有1个以上(最好是3个以上)朝半径方向内侧突出的突出部，而在设置复数突出部时，宜等间隔地配置于周方向上。为保险起见，将具有上述突出部的覆盖构件显示于图8。图8中，符号41’表示覆盖构件，符号H’表示突出部。
再次重申，上述实施形态仅为举例说明，本发明的具体态样在不脱离其范围下可进行各种变形。
附图标记列表：
1、1A 蚀刻装置
11 处理室
15 基台
20 排气装置
25 气体供给装置
26、27 气体供给部
30 电浆生成装置
31 线圈
32、35 高频电源
41 覆盖构件
42 支持构件
43 深度监测器
44 深度感测器
45 处理部
50 元件
70 (宽能隙)半导体基板
70a 薄板部(第1基板区域)
70b 厚板部(第2基板区域)
70c 凹部
71 接着剂
72 载体基板
W 晶圆
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