具体实施方式

接着，参照附图详细地说明有关实施方式的半导体存储装置。另外，以下的实施方式只不过是一例，不是以限定本发明的意图而公开的。

此外，在本说明书中以“半导体存储装置”进行说明的情况下，有时是指存储裸片(die)，也有时是指存储芯片、存储卡、SSD等包括控制裸片的存储系统。进而，还有时是指智能电话、平板电脑终端、个人计算机等包括主计算机的结构。

此外，在本说明书中，在说明第1结构与第2结构“电连接”的情况下，既可以是第1结构与第2结构直接连接，也可以是第1结构经由配线、半导体部件或晶体管等与第2结构连接。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管是OFF状态，第1个晶体管也与第3个晶体管“电连接”。

此外，在本说明书中，在说明第1结构连接于第2结构及第3结构之间的情况下，有时是指第1结构、第2结构及第3结构串联地连接、并且第1结构设置于第2结构及第3结构的电流路径中。

此外，在本说明书中，在说明电路等使2个配线等导通的情况下，例如，意味着该电路等包含晶体管等，该晶体管等设置于2个配线之间的电流路径中，该晶体管等成为ON状态。

[第1实施方式]

[存储系统10]

图1是表示有关第1实施方式的存储系统10的结构的示意性的框图。

存储系统10根据从主计算机20发送的信号，进行用户数据的读取、写入、删除等。存储系统10例如是存储芯片、存储卡、SSD或其他的能够存储用户数据的系统。存储系统10具备存储用户数据的多个存储裸片MD、以及与这些多个存储裸片MD及主计算机20连接的控制裸片CD。控制裸片CD例如具备处理器、RAM、ROM、ECC电路等，进行逻辑地址和物理地址的转换、位错误检测/订正、损耗均衡(wear leveling)等处理。

图2是表示有关第1实施方式的存储裸片MD的结构的示意性的框图。图3～图6是表示存储裸片MD的一部分的结构的示意性的电路图。

如图2所示，存储裸片MD具备存储数据的存储单元阵列MCA、以及与存储单元阵列MCA连接的外围电路PC。

[存储单元阵列MCA]

存储单元阵列MCA具备多个存储块MB。这些多个存储块MB如图3所示，分别具备多个串(string)单元SU。这些多个串单元SU分别具备多个存储串MS。这些多个存储串MS的一端分别经由位线BL与外围电路PC连接。此外，这些多个存储串MS的另一端分别经由共用的源极线SL与外围电路PC连接。

存储串MS具备串联地连接在位线BL及源极线SL之间的漏极选择晶体管STD、多个存储单元MC及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称作选择晶体管(STD、STS)。

有关本实施方式的存储单元MC是具备作为沟道区域发挥功能的半导体层、包括电荷积蓄膜的栅极绝缘膜及栅极电极的电场效应型的晶体管(存储晶体管)。存储单元MC的阈值电压根据电荷积蓄膜中的电荷量而变化。存储单元MC存储1位或多位数据。另外，在与1个存储串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别与1个存储块MB中的全部的存储串MS共同地连接。

选择晶体管(STD、STS)是具备作为沟道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的电场效应型的晶体管。在选择晶体管(STD、STS)的栅极电极分别连接着选择栅极线(SGD、SGS)。漏极选择线SGD与串单元SU对应而设置，与1个串单元SU中的全部的存储串MS共同地连接。源极选择线SGS与1个存储块MB中的全部的存储串MS共同地连接。

[外围电路PC]

外围电路PC如图2所示，具备感测放大器(sense amplifier)模块SAM、行解码器RD、驱动器DRV、电压生成电路VG、地址解码器ADD(图3)和定序器SQC。此外，外围电路PC具备地址寄存器ADR、命令寄存器CMR和状态寄存器STR。此外，外围电路PC具备输入输出控制电路I/O和逻辑电路CTR。

感测放大器模块SAM具备与多个位线BL对应的多个感测放大器单元。感测放大器单元具备与位线BL连接的感测放大器、与感测放大器连接的数据总线、以及与数据总线连接的多个闩锁电路。感测放大器具备连接在数据总线及接地端子之间的感测晶体管。感测晶体管例如根据流过位线BL的电流而将数据总线的电荷放电。感测晶体管的栅极电极经由感测节点及钳位晶体管与位线BL连接。此外，感测放大器具备根据闩锁于感测放大器单元内的闩锁电路中的值将位线BL与第1电压供给线或第2电压供给线有选择地连接的解码电路。

行解码器RD例如如图3所示，具备与存储块MB对应的多个块选择部31。这些多个块选择部31分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个块选择晶体管32。块选择晶体管32例如是电场效应型的耐压晶体管。块选择晶体管32的一端分别与对应的字线WL或选择栅极线(SGD、SGS)电连接。另一端分别与配线CG电连接。栅极电极与对应的块选择线36共同地连接。

驱动器DRV具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部33。这些多个电压选择部33分别具备多个电压选择晶体管34。电压选择晶体管34例如是电场效应型的耐压晶体管。电压选择晶体管34的一端分别经由配线CG及行解码器RD与对应的字线WL或选择栅极线(SGD、SGS)电连接。另一端分别与对应的动作电压输出端子351电连接。栅极电极分别与对应的电压选择线37连接。

电压生成电路VG具备多个动作电压生成单元35。在这些多个动作电压生成单元35，例如连接着电源电压供给端子V_CC、V_SS。此外，这些多个动作电压生成单元35分别按照来自定序器SQC的控制信号，在进行针对存储单元阵列MCA的读取动作、写入动作及删除动作时，依次生成向位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)施加的动作电压，向多个动作电压输出端子351输出。

地址解码器ADD具备多个块选择线36及多个电压选择线37。例如，地址解码器ADD按照来自定序器SQC的控制信号，依次参照地址寄存器ADR(图2)的地址数据，将该地址数据解码，将与地址数据对应的规定的块选择线36及电压选择线37设为“H”状态，将其以外的块选择线36及电压选择线37设为“L”状态。

定序器SQC将保持在命令寄存器CMR(图2)中的命令CMD依次解码，向感测放大器模块SAM、行解码器RD、驱动器DRV及电压生成电路VG输出内部控制信号。此外，定序器SQR适当地将表示自身的状态的状态数据向状态寄存器STR(图2)输出。例如，在执行写入序列或删除序列时，将表示写入序列或删除序列是否正常地结束的信息作为状态数据输出。

输入输出控制电路I/O具备数据输入输出端子I/O0～I/O7、与这些数据输入输出端子I/O0～I/O7连接的移位寄存器、以及与该移位寄存器连接的FIFO缓存。输入输出控制电路I/O根据来自逻辑电路CTR的内部控制信号，将从数据输入输出端子I/O0～I/O7输入的数据向感测放大器模块SAM内的闩锁电路XDL、地址寄存器ADR或命令寄存器CMR输出。此外，将从闩锁电路XDL或状态寄存器STR输入的数据向数据输入输出端子I/O0～I/O7输出。

逻辑电路CTR经由外部控制端子/CEn、CLE、ALE、/WE、/RE从控制裸片CD接收外部控制信号，与其对应地向输入输出控制电路I/O输出内部控制信号。

图4～图6是表示动作电压生成单元35的结构的示意性的等价电路图。

动作电压生成单元35如图4所示，具备向动作电压输出端子351输出电压V_OUT的升压电路35a、与动作电压输出端子351连接的分压电路35b、和按照从分压电路35b输出的电压V_OUT′和参照电压V_REF的大小关系而向升压电路35a输出反馈信号FB的比较器35c。

升压电路35a如图5所示，具备交替地连接在电源电压输入端子352及动作电压输出端子351之间的多个晶体管353a、353b。电源电压输入端子352与电源电压供给端子V_CC连接，由其供给电源电压。串联连接的多个晶体管353a、353b的栅极电极与各个漏极电极及电容器354连接。此外，升压电路35a具备输出时钟信号CLK及反馈信号FB的逻辑和的AND电路355、将AND电路355的输出信号升压而输出的电平转换器(level shifter)356a、和将AND电路355的输出信号的反相信号升压而输出的电平转换器356b。电平转换器356a的输出信号经由电容器354与晶体管353a的栅极电极连接。电平转换器356b的输出信号经由电容器354与晶体管353b的栅极电极连接。

在反馈信号FB是“H”状态的情况下，从AND电路355输出时钟信号CLK。随之，从动作电压输出端子351向电源电压输入端子352移送电子，动作电压输出端子351的电压增大。另一方面，在反馈信号FB是“L”状态的情况下，不从AND电路355输出时钟信号CLK。因而，动作电压输出端子351的电压不增大。

分压电路35b(图4)具备连接在动作电压输出端子351及分压端子357之间的电阻元件358、和串联连接在分压端子357及电源电压供给端子V_SS之间的可变电阻元件359。可变电阻元件359的电阻值能够根据动作电压控制信号V_CTRL来调整。因而，从分压端子357输出的电压V_OUT′的大小能够根据动作电压控制信号V_CTRL来调整。

可变电阻元件359如图6所示，具备并联连接在分压端子357及电源电压供给端子V_SS之间的多个电流路径360。这些多个电流路径360分别具备串联连接的电阻元件361及晶体管362。设置在各电流路径360中的电阻元件361的电阻值可以是相互不同的大小。在设置在各电流路径360中的晶体管362的栅极电极，分别输入动作电压控制信号V_CTRL的不同的位。此外，可变电阻元件359也可以具有不包括晶体管362的电流路径363。

比较器35c(图4)输出反馈信号FB。反馈信号FB例如在分压端子357的电压V_OUT′比参照电压V_REF大的情况下为“L”状态。此外，反馈信号FB例如在电压V_OUT′比参照电压V_REF小的情况下为“H”状态。

[结构例]

接着，参照图7～图10，对有关本实施方式的半导体存储装置的结构例进行说明。图7是有关本实施方式的半导体存储装置的示意性的俯视图。图8是图7的用A表示的部分的示意性的放大图。图9是将图8所示的构造用B－B′线切断、向箭头的方向观察的示意性的剖面图。图10是图9的示意性的放大图。另外，图7～图10是表示示意性的结构的图，具体的结构能够适当变更。此外，在图7～图10中，省略了一部分的结构。

如图7所示，有关本实施方式的半导体存储装置具备半导体基板100。在图示的例子中，在半导体基板100设置有沿X方向排列的2个存储单元阵列MCA。此外，在沿着存储单元阵列MCA的X方向的两端部在Y方向上延伸的区域中设置有行解码器RD。此外，在沿着存储单元阵列MCA的Y方向的端部在X方向上延伸的区域中设置有感测放大器模块SAM。在设置有感测放大器模块SAM的区域的X方向的两端部附近的区域中，设置有驱动器DRV。此外，在这些区域的外侧的区域中，设置有电压生成电路VG、定序器SQC、输入输出控制电路I/O及逻辑电路CTR。

存储单元阵列MCA具备在Y方向上排列的多个存储块MB。在本实施方式中，在包含于多个存储块MB的存储单元MC，记录例如4值(2位)、8值(3位)、16值(4位)等多值的数据。但是，在一部分包含于存储块MB的存储单元MC记录2值的数据。这样的存储单元MC例如用作将作为多值的数据记录的用户数据等暂时作为2值的数据记录的缓存存储器、或记录存储裸片MD的内部或外部的动作所使用的参数等的ROM区域等。

存储块MB如图8所示，具备在Y方向上排列的2个子块构造SB。此外，在沿Y方向相邻的2个子块构造SB之间，设有在X方向上延伸的块间构造ST。包含于2个存储块MB的字线WL隔着块间构造ST电绝缘。

子块构造SB具备在Y方向上排列的2个串单元SU和设置在这2个串单元SU之间的子块间绝缘层SHE。

串单元SU如图9所例示那样，具备设置在半导体基板100的上方的多个导电层110、多个半导体层120、以及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。

半导体基板100例如是含有P型的杂质的单晶硅(Si)等的半导体基板。在半导体基板100的表面的一部分，设置有含有磷(P)等N型的杂质的N型阱。此外，在N型阱的表面的一部分，设置有含有硼(B)等P型的杂质的P型阱。

导电层110是X方向上延伸的大致板状的导电层，在Z方向上排列有多个。导电层110既可以包括例如氮化钛(TiN)及钨(W)的层叠膜等，也可以包括含有磷或硼等杂质的多晶硅等。此外，在导电层110之间设置有氧化硅(SiO₂)等的绝缘层111。

多个导电层110中的位于最下层的一个或多个导电层110作为源极选择线SGS(图3)及与其连接的多个源极选择晶体管STS的栅极电极发挥功能。此外，位于比其靠上方的位置的多个导电层110作为字线WL(图3)及与其连接的多个存储单元MC(图3)的栅极电极发挥功能。此外，位于比其靠上方的位置的一个或多个导电层110作为漏极选择线SGD及与其连接的多个漏极选择晶体管STD(图3)的栅极电极发挥功能。

半导体层120如图8所例示那样，在X方向及Y方向上配设有多个。半导体层120例如是无掺杂的多晶硅(Si)等的半导体膜。半导体层120例如如图9所例示那样，具有大致圆筒状的形状，在中心部分设置有氧化硅等的绝缘膜121。此外，半导体层120的外周面分别被导电层110包围。半导体层120的下端部经由无掺杂的单晶硅等的半导体层122与半导体基板100的P型阱连接。半导体层122经由氧化硅等的绝缘层123与导电层110对置。半导体层120的上端部经由含有磷(P)等N型的杂质的半导体层124、触头Ch及Cb与位线BL连接。半导体层120分别作为包含于1个存储串MS(图3)的多个存储单元MC及漏极选择晶体管STD的沟道区域发挥功能。半导体层122作为源极选择晶体管STS的一部分的沟道区域发挥功能。

栅极绝缘膜130例如如图10所示，具备层叠在半导体层120及导电层110之间的沟道绝缘膜131、电荷积蓄膜132及块绝缘膜133。沟道绝缘膜131及块绝缘膜133例如是氧化硅等的绝缘膜。电荷积蓄膜132例如是氮化硅(SiN)等的能够积蓄电荷的膜。沟道绝缘膜131、电荷积蓄膜132及块绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向上延伸。

另外，在图10中表示了栅极绝缘膜130具备氮化硅等的电荷积蓄膜132的例子，但栅极绝缘膜130也可以具备例如含有N型或P型的杂质的多晶硅等的浮置栅极。

块间构造ST例如如图9所示，包括在Z方向上延伸的导电层LI和设置在该导电层LI及多个导电层110之间的绝缘层SW。

导电层LI是在Z方向及X方向上延伸的大致板状的导电层，作为源极线SL的一部分发挥功能。导电层LI例如也可以包括氮化钛(TiN)及钨(W)的层叠膜等，也可以包括含有磷或硼等杂质的多晶硅等，也可以包括硅化物等。绝缘层SW例如是氧化硅(SiO₂)等的绝缘层。

[存储单元MC的阈值电压]

接着，参照图11，对存储单元MC的阈值电压进行说明。图11(a)是用来对记录多值的数据的存储单元MC的阈值电压进行说明的示意性的直方图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图11(b)是记录多值的数据的存储单元MC的阈值电压及记录在存储单元MC中的数据的一例。图11(c)是记录多值的数据的存储单元MC的阈值电压及记录在存储单元MC中的数据的另一例。图11(d)是用来对记录2值的数据的存储单元MC的阈值电压进行说明的示意性的直方图。

如上述那样，存储单元阵列MCA具备多个存储单元MC。在对这些多个存储单元MC执行了写入序列的情况下，将这些存储单元MC的阈值电压控制为多种状态。

在图11(a)中表示了控制为8种状态的存储单元MC的阈值电压的分布。例如，控制为A状态的存储单元MC的阈值电压比图11(a)的读取电压V_CGAR及检验电压V_VFYA大，比读取电压V_CGBR及检验电压V_VFYB小。此外，全部的存储单元MC的阈值电压比图11(a)的读取通过电压V_READ小。

在图11(a)的例子中，通过将存储单元MC调整为8种状态，在各存储单元MC记录3位的数据。

例如，Er状态与最低的阈值电压(删除状态的存储单元MC的阈值电压)对应。对于与Er状态对应的存储单元MC，例如分配数据“111”。

此外，A状态与比对应于上述Er状态的阈值电压高的阈值电压对应。对于与A状态对应的存储单元MC，例如分配数据“101”。

此外，B状态与比对应于上述A状态的阈值电压高的阈值电压对应。对于与B状态对应的存储单元MC，例如分配数据“001”。

以下同样地，图中的C状态～G状态与比对应于B状态～F状态的阈值电压高的阈值电压对应。对于与这些分布对应的存储单元MC，例如分配数据“011”、“010”、“110”、“100”、“000”。

另外，在图11(b)所例示的那样的分配的情况下，低位的数据能够通过1个读取电压V_CGDR来判定，中位的数据能够通过3个读取电压V_CGAR、V_CGCR、V_CGFR来判定，高位的数据能够通过3个读取电压V_CGBR、V_CGER、V_CGGR来判定。有时将这样的数据的分配称作1－3－3码。

另外，记录于存储单元MC的数据的位数、状态的数量、对于各状态的数据的分配等可以适当变更。

例如，在图11(c)所例示的那样的分配的情况下，低位的数据能够通过1个读取电压V_CGDR判定，中位的数据能够通过2个读取电压V_CGBR、V_CGFR来判定，高位的数据能够通过4个读取电压V_CGAR、V_CGCR、V_CGER、V_CGGR来判定。有时将这样的数据的分配称作1－2－4码。

在图11(d)中，表示了控制为两种状态的存储单元MC的阈值电压的分布。例如，控制为高位状态的存储单元MC的阈值电压比图11(d)的读取电压V_CGSR及检验电压V_VFYS大，比读取通过电压V_READ′小。

在图11(d)的例子中，通过将存储单元MC调整为2种状态，向各存储单元MC记录1位的数据。

例如，低位状态与较低的阈值电压(删除状态的存储单元MC的阈值电压)对应。对于与低位状态对应的存储单元MC，例如分配数据“1”。

此外，高位状态与较高的阈值电压(写入状态的存储单元MC的阈值电压)对应。对于与高位状态对应的存储单元MC，例如分配数据“0”。

[读取动作]

接着，参照图11及图12，对有关本实施方式的半导体存储装置的读取动作进行说明。图12是用来对读取动作进行说明的示意性的剖面图。另外，在以下的说明中，对按照图11(b)的1－3－3码向记录多值的数据的存储单元MC分配数据的例子进行说明。

在进行对于记录多值的数据的存储单元MC的低位的读取时，例如如图12所示，使选择页P所包含的多个选择存储单元MC有选择地与位线BL及源极线SL导通。例如，向与选择页P对应的漏极选择线SGD及源极选择线SGS供给ON电压V_ON，将选择晶体管(STD、STS)设为ON状态。此外，对其以外的漏极选择线SGD及源极选择线SGS供给OFF电压V_OFF，将选择晶体管(STD、STS)设为OFF状态。此外，向与非选择页对应的非选择字线WL供给读取通过电压V_READ，将与非选择字线WL连接的全部的存储单元MC设为ON状态。

此外，如图12所示，向与选择页P对应的选择字线WL供给读取电压V_CGDR。由此，与图11(a)的Er状态～C状态对应的存储单元MC成为ON状态，与D状态～G状态对应的存储单元MC成为OFF状态。

此外，通过感测放大器模块SAM(图2)，检测选择存储单元MC的ON状态/OFF状态。

然后，输出由感测放大器模块SAM检测到的数据。例如，将由感测放大器模块SAM检测到的数据经由闩锁电路XDL、总线DB及输入输出控制电路I/O向控制裸片CD转送。控制裸片CD在对该数据进行位错误检测/订正等后，向主计算机20转送。

在进行对于记录多值的数据的存储单元MC的中位的读取时，例如使选择存储单元MC有选择地与位线BL及源极线SL导通。接着，例如向选择字线WL供给读取电压V_CGAR，检测选择存储单元MC的ON状态/OFF状态，将检测到的数据闩锁。同样地，向选择字线WL供给读取电压V_CGCR，检测选择存储单元MC的ON状态/OFF状态，将检测到的数据闩锁。同样地，向选择字线WL供给读取电压V_CGFR，检测选择存储单元MC的ON状态/OFF状态，将检测到的数据闩锁。接着，在闩锁的数据间进行异或等运算处理，计算出选择存储单元MC的中位的数据。然后，将计算出的数据输出。

在进行对于记录多值的数据的存储单元MC的高位的读取时，例如使选择存储单元MC有选择地与位线BL及源极线SL导通。接着，例如向选择字线WL供给读取电压V_CGBR，检测选择存储单元MC的ON状态/OFF状态，将检测到的数据闩锁。同样地，向选择字线WL供给读取电压V_CGER，检测选择存储单元MC的ON状态/OFF状态，将检测到的数据闩锁。同样地，向选择字线WL供给读取电压V_CGGR，检测选择存储单元MC的ON状态/OFF状态，将检测到的数据闩锁。接着，在闩锁的数据间进行异或等运算处理，计算选择存储单元MC的高位的数据。然后，将计算出的数据输出。

在进行对于记录2值的数据的存储单元MC的读取时，例如使选择存储单元MC有选择地与位线BL及源极线SL导通。接着，例如向选择字线WL供给读取电压V_CGSR，检测选择存储单元MC的ON状态/OFF状态，将检测到的数据输出。

[写入序列]

接着，参照图13～图16，对半导体存储装置的写入序列进行说明。写入序列包括程序动作及检验动作。图13是用来对写入序列进行说明的示意性的流程图。图14是用来对程序动作进行说明的示意性的剖面图。图15是用来对检验动作进行说明的示意性的剖面图。图16是表示在执行写入序列时向选择字线WL供给的电压的示意性的曲线图。

在步骤S101中，将循环次数n设定为1。循环次数n记录在寄存器等中。

在步骤S102中，进行程序动作。

在进行程序动作时，例如向与进行阈值电压的调整的存储单元MC连接的位线BL及与不进行阈值电压的调整的存储单元MC连接的位线BL供给不同的电压。

此外，如图14所示，使进行阈值电压的调整的存储单元MC有选择地与位线BL导通。例如，向与选择页P对应的漏极选择线SGD供给ON电压V_ON′，向其以外的漏极选择线SGD供给OFF电压V_OFF。ON电压V_ON′例如也可以比图12的ON电压V_ON小。由此，与被供给了接地电压的位线BL对应的漏极选择晶体管STD成为ON状态，与被供给了程序禁止电压的位线BL对应的漏极选择晶体管STD成为OFF状态。此外，向与非选择页对应的非选择字线WL供给写入通过电压V_PASS。写入通过电压V_PASS例如比图12的读取通过电压V_READ大。

此外，如图14所示，向选择字线WL供给程序电压V_PGM。程序电压V_PGM比写入通过电压V_PASS大。由此，电子积蓄在期望的存储单元MC的电荷积蓄膜132(图10)，存储单元MC的阈值电压增大。

在步骤S103(图13)中，进行检验动作。在进行检验动作时，例如如图15所示，与读取动作同样地，使选择存储单元MC有选择地与位线BL及源极线SL导通。接着，例如向选择字线WL供给检验电压V_VFYA、V_VFYB、V_VFYC、V_VFYD、V_VFYE、V_VFYF或V_VFYG(图11(a))，检测选择存储单元MC的ON状态/OFF状态，将闩锁电路SDL的数据向闩锁电路XDL转送。

另外，例如如图16(a)所示，在对记录多值的数据的存储单元MC的1次检验动作中，也可以向选择字线WL依次供给相互不同大小的多个检验电压。例如，在选择页P中包含有与A状态～C状态对应的多个存储单元MC的情况下等，也可以在1次检验动作中执行下述的动作。例如，使选择存储单元MC有选择地与位线BL及源极线SL导通。接着，向选择字线WL供给检验电压V_VFYA，检测与A状态对应的选择存储单元MC的ON状态/OFF状态并闩锁。接着，向选择字线WL供给检验电压V_VFYB，检测与B状态对应的选择存储单元MC的ON状态/OFF状态并闩锁。接着，向选择字线WL供给检验电压V_VFYC，检测与C状态对应的选择存储单元MC的ON状态/OFF状态并闩锁。然后，将闩锁的数据向闩锁电路XDL转送。

另一方面，例如如图16(b)所示，在对记录2值的数据的存储单元MC的1次检验动作中，向选择字线WL供给仅一种检验电压。例如，使选择存储单元MC有选择地与位线BL及源极线SL导通。接着，向选择字线WL供给检验电压V_VFYS，检测与高位状态对应的选择存储单元MC的ON状态/OFF状态，将检测出的数据向闩锁电路XDL转送。

在步骤S104(图13)中，判定检验动作的结果。例如，在保持在闩锁电路XDL中的数据中包含一定以上的“L”的情况下等判定为检验FAIL，向步骤S105前进。另一方面，在保持在闩锁电路XDL中的数据中不包含一定以上的“L”的情况下等判定为检验PASS，向步骤S107前进。

在步骤S105中，判定循环次数n是否达到了规定的次数N。在没有达到的情况下向步骤S106前进。在达到了的情况下向步骤S108前进。

在步骤S106中，对循环次数n加1，向步骤S102前进。此外，在步骤S106中，例如如图16所示，对程序电压V_PGM加上规定的电压ΔV。

在步骤S107中，在状态寄存器STR(图2)中，保存表示写入序列正常结束的状态数据，向控制裸片CD(图1)输出，结束写入序列。

在步骤S108中，在状态寄存器STR(图2)中，保存表示写入序列没有正常结束的状态数据，向控制裸片CD(图1)输出，结束写入序列。

[存储单元MC的特性的变化]

图17是用来对存储单元MC的特性的变化进行说明的示意性的曲线图。横轴表示写入序列及删除序列的执行次数(以下，有时称作“写入/删除次数”等)。纵轴表示在执行1次写入序列时积蓄在存储单元MC的电荷积蓄膜132(图10)的电子的电荷量(穿过沟道绝缘膜131(图10)的电子的电荷量)。

如上述那样，如果对存储单元MC执行程序动作，则电子积蓄到存储单元MC的电荷积蓄膜132，存储单元MC的阈值电压增大。此外，如果对存储单元MC执行删除序列，则将电子从存储单元MC的电荷积蓄膜132抽走，存储单元MC的阈值电压减小。

但是，在执行程序动作时，有时电子的一部分被沟道绝缘膜131、电荷积蓄膜132或它们的分界面中的深的陷阱能级捕捉。存在即使执行删除序列也不能抽走这样的电子的情况。因而，如果对存储单元MC反复进行写入序列及删除序列，则有时这样的电子积蓄于电荷积蓄膜132。

在这样的情况下，例如在向存储单元MC的写入/删除次数比较少的阶段中，为了使存储单元MC的阈值增大到希望的大小，有时需要供给程序电压比较多的次数，使比较多的电子积蓄到存储单元MC的电荷积蓄膜132。另一方面，例如在向存储单元MC的写入/删除次数比较多的阶段中，为了使存储单元MC的阈值增大到希望的大小，有时仅需供给程序电压比较少的次数，使比较少的电子积蓄到存储单元MC的电荷积蓄膜132。

在这样的情况下，例如如图17所示，随着写入/删除次数增多，在执行1次写入序列时需要积蓄到存储单元MC的电荷积蓄膜132的电子的电荷量减少。

这里，为了实现存储单元MC的长寿命化，希望在执行1次写入序列时将积蓄在存储单元MC的电荷积蓄膜132的电子的量抑制为所需最小限度。为此，例如可以考虑将程序电压V_PGM的初始值及增加量ΔV(参照图16)设定为较小的大小。在这样的情况下，例如如图18所示，在将程序电压V_PGM供给1次的情况下积蓄到电荷积蓄膜132的电荷量Δq成为较小的大小。因而，随着写入/删除次数的增大写入序列中的程序动作的次数减小，能够使积蓄在存储单元MC的电荷积蓄膜132的电子的量接近于所需最小限度的量。

但是，在图18所示的那样的形态中，一次的写入序列中的程序动作的次数增大，有时写入序列的执行时间增大。对于记录多值的数据的存储单元MC，存在细微地调整存储单元MC的阈值电压的情况，所以有时与图18所示的那样的控制相性比较好。但是，对于记录2值的数据的存储单元MC，存在要求高速的动作的情况，有时难以应用图18所示的那样的控制。

所以，例如也可以考虑对记录多值的数据的存储单元MC进行图18所示的那样的控制，对记录2值的数据的存储单元MC将程序电压V_PGM的初始值及增加量ΔV设定得比较大。

但是，在这样的情况下，如图19所示的那样，有时随着写入/删除次数的增大在执行1次写入序列时穿过存储单元MC的沟道绝缘膜131的电子的量与所需最小限度的量的差增大，针对存储单元MC的写入/删除次数的最大值n_A01减小。

[程序电压V_PGM的调整]

在本实施方式中，监视对于存储单元MC的写入/删除次数，随着写入/删除次数的增大而使程序电压V_PGM的初始值及增加量ΔV的至少一个减小。例如，在对于存储单元MC的写入/删除次数是0次～n_A11次(n_A11为自然数)的情况、是n_A11次～n_A12次(n_A12为自然数)的情况、和是n_A12次～n_A13次(n_A13为自然数)的情况下，将程序电压V_PGM的初始值及增加量ΔV的至少一个设为不同的大小。

根据这样的方法，如图20所示的那样，在一次的程序动作中积蓄到电荷积蓄膜132的电子的电荷量以Δq₁、Δq₂、(<Δq₁)、Δq₃(<Δq₂)逐渐减小。由此，能够不使一次的写入序列中的程序动作的次数增大而使穿过存储单元MC的沟道绝缘膜131的电子的量接近于所需最小限度的量。由此，能够提供长寿命且高速的半导体存储装置。

另外，这样的方法能够应用于记录多值的数据的存储单元MC和记录2值的数据的存储单元MC的双方。但是，如上述那样，有时记录2值的数据的存储单元MC要求高速的动作，有时在一次的程序动作中在存储单元MC的电荷积蓄膜132积蓄比较多的电子。因而可以认为，通过随着写入/删除次数的增大而使程序电压V_PGM的初始值及增加量ΔV的至少一个减小，从而能够使穿过存储单元MC的沟道绝缘膜131的电子的量接近于所需最小限度的量，能够更有效地实现存储单元MC的长寿命化及高速动作。

接着，对用来实现这样的方法的更具体的方法进行说明。

为了实现上述方法，例如如图21所示那样，可以在控制裸片CD设置写入/删除次数存储部41和命令存储部42。在这样的情况下，写入/删除次数存储部41例如设置于控制裸片CD内的ROM。此外，在各存储裸片MD可以设置参数存储部43。在这样的情况下，参数存储部43例如可以设置于存储单元阵列MCA(图7)中的ROM区域。

在图21所示的例子中，在从控制裸片CD向存储裸片MD发送用于写入序列执行的命令时，控制裸片CD内的CPU参照写入/删除次数存储部41而取得写入/删除次数。此外，参照命令存储部42，取得与所取得的写入/删除次数对应的命令CMD1、命令CMD2或命令CMD3。此外，将所取得的命令向存储裸片MD发送。存储裸片MD参照参数存储部43，作为与命令CMD1、命令CMD2或命令CMD3对应的参数而取得程序电压V_PGM的初始值及增加量ΔV。此外，根据这些参数计算程序电压V_PGM，作为动作电压控制信号V_CTRL(图4、图6)向规定的动作电压生成单元35输入。

写入/删除次数存储部41例如也可以如图22所示那样，针对每个由控制裸片CD控制的多个存储裸片MD(存储裸片MD0、MD1、MD2…)，将存储单元MC的写入/删除次数的最小值、最大值或它们之间的值(平均值等)n₀、n₁、n₂、…存储。此外，写入/删除次数存储部41例如也可以如图23所示那样，针对每个由控制裸片CD控制的多个存储裸片MD0、MD1、MD2…所包含的多个存储块MB(存储块MB0、MB1、MB2…)，将存储单元MC的写入/删除次数的最小值、最大值或它们之间的值(平均值等)n₀₀、n₀₁、n₀₂、…存储。在此情况下，写入/删除次数存储部41也可以与用于损耗均衡的存储部共用。此外，写入/删除次数存储部41例如也可以如图24所示那样，针对每个由控制裸片CD控制的多个存储裸片MD0、MD1、MD2…包含的多个存储块MB(存储块MB0、MB1、MB2…)所包含的多个字线WL(字线WL0、WL1、WL2…)，将存储单元MC的写入/删除次数的最小值、最大值或它们之间的值(平均值等)n₀₀₀、n₀₀₁、n₀₀₂、…存储。此外，写入/删除次数存储部41也可以将由控制裸片CD控制的全部的存储单元MC的写入/删除次数的最小值、最大值或它们之间的值(平均值等)作为一个值存储。

命令存储部42例如也可以如图25所示那样，针对每个存储单元MC的写入/删除次数的范围，将向存储裸片MD发送的命令CMD(CMD1、CMD2、CMD3)存储。图25所例示的命令存储部42对应于存储单元MC的写入/删除次数是0次～n_A11次的情况而存储命令CMD1，对应于存储单元MC的写入/删除次数是n_A11+1次～n_A12次的情况而存储命令CMD2，对应于存储单元MC的写入/删除次数是n_A12+1次～n_A13次的情况而存储命令CMD3。

参数存储部43例如也可以如图26所示那样，针对每个从控制裸片CD发送的命令CMD1、CMD2、CMD3来存储程序电压V_PGM的初始值(V_PGM1、V_PGM2、V_PGM3)。此外，参数存储部43例如也可以如图27所示那样，针对每个从控制裸片CD发送的命令CMD1、CMD2、CMD3来存储程序电压V_PGM的初始值(V_PGM1、V_PGM2、V_PGM3)及增加量ΔV(ΔV₁、ΔV₂、ΔV₃)。此外，参数存储部43虽然图示省略，但也可以针对每个从控制裸片CD发送的命令CMD1、CMD2、CMD3来存储程序电压V_PGM的增加量ΔV(ΔV₁、ΔV₂、ΔV₃)。另外，程序电压V_PGM的初始值V_PGM1比初始值V_PGM2大，初始值V_PGM2比初始值V_PGM3大。此外，程序电压V_PGM的增加量ΔV₁比增加量ΔV₂大，增加量ΔV₂比增加量ΔV₃大。但是，根据程序电压V_PGM的初始值V_PGM1、V_PGM2、V_PGM3的大小，也可以增加量ΔV₁比增加量ΔV₂小，增加量ΔV₂比增加量ΔV₃小。

此外，参数存储部43例如也可以如图28所示那样，针对每个从控制裸片CD发送的命令CMD1、CMD2、CMD3及包括选择存储单元MC的字线WL，存储程序电压V_PGM的初始值(V_PGM11、V_PGM12、V_PGM13、V_PGM21、V_PGM22、V_PGM23、V_PGM31、V_PGM32、V_PGM33)及增加量ΔV(ΔV₁₁、ΔV₁₂、ΔV₁₃、ΔV₂₁、ΔV₂₂、ΔV₂₃、ΔV₃₁、ΔV₃₂、ΔV₃₃)的至少一个。另外，程序电压V_PGM的初始值V_PGM11、V_PGM12、V_PGM13比初始值V_PGM21、V_PGM22、V_PGM23大。此外，初始值V_PGM21、V_PGM22、V_PGM23比初始值V_PGM31、V_PGM32、V_PGM33大。此外，程序电压V_PGM的增加量ΔV₁₁、ΔV₁₂、ΔV₁₃比增加量ΔV₂₁、ΔV₂₂、ΔV₂₃大。此外，增加量ΔV₂₁、ΔV₂₂、ΔV₂₃比增加量ΔV₃₁、ΔV₃₂、ΔV₃₃大。

另外，以上那样的方法只不过是例示，具体的方法等能够适当调整。

例如，在图29所示的例子中，在控制裸片CD不设置写入/删除次数存储部41，而在存储裸片MD设置写入/删除次数存储部41和参数存储部44。在这样的情况下，写入/删除次数存储部41及参数存储部44例如可以设置在存储单元阵列MCA(图7)中的ROM区域。

在图29所示的例子中，当执行写入序列时，存储裸片MD参照写入/删除次数存储部41，取得写入/删除次数。此外，参照参数存储部44，作为与所取得的写入/删除次数对应的参数而取得程序电压V_PGM的初始值及增加量ΔV。此外，根据这些参数计算程序电压V_PGM，作为动作电压控制信号V_CTRL(图4、图6)向规定的动作电压生成单元35输入。

参数存储部44例如也可以如图30所示的那样，针对每个存储单元MC的写入/删除次数的范围而存储程序电压V_PGM的初始值(V_PGM1、V_PGM2、V_PGM3)及增加量ΔV(ΔV₁、ΔV₂、ΔV₃)的至少一个。此外，参数存储部44也可以如例如参照图28说明的那样，针对每个存储单元MC的写入/删除次数的范围及包括选择存储单元MC的字线WL，存储程序电压V_PGM的初始值及增加量ΔV的至少一个。

此外，例如在图31所示的例子中，在控制裸片CD及存储裸片MD不设置写入/删除次数存储部41，而在主计算机20设置写入/删除次数存储部41和命令存储部45。此外，在控制裸片CD设置命令存储部46。此外，在存储裸片MD设置参数存储部43。

在图31所示的例子中，当从主计算机20向控制裸片CD发送用于写入序列执行的命令时，主计算机20内的CPU等参照写入/删除次数存储部41，取得写入/删除次数。此外，参照命令存储部45，取得与所取得的写入/删除次数对应的命令Cmd1、命令Cmd2或命令Cmd3。此外，将所取得的命令向控制裸片CD发送。控制裸片CD内的CPU等参照写入/删除次数存储部41，取得与命令Cmd1、命令Cmd2或命令Cmd3对应的命令CMD1、命令CMD2或命令CMD3。此外，将所取得的命令向存储裸片MD发送。存储裸片MD参照参数存储部43，作为与命令CMD1、命令CMD2或命令CMD3对应的参数而取得程序电压V_PGM的初始值及增加量ΔV。此外，根据这些参数计算程序电压V_PGM，作为动作电压控制信号V_CTRL(图4、图6)向规定的动作电压生成单元35输入。

命令存储部45例如如图32所例示那样，与命令存储部42大致同样地构成。但是，命令存储部42存储有向存储裸片MD发送的命令CMD1、CMD2、CMD3，与此相对命令存储部45存储有向控制裸片CD发送的命令Cmd1、Cmd2、Cmd3。

命令存储部46例如如图33所例示那样，将向控制裸片CD发送的命令Cmd1、Cmd2、Cmd3与向存储裸片MD发送的命令CMD1、CMD2、CMD3建立对应而存储。

[其他实施方式]

以上，对有关实施方式的半导体存储装置进行了说明。但是，以上的说明只不过是例示，上述的结构及方法等能够适当调整。

例如，在上述的例子中，与对于存储单元MC的写入/删除次数的增大对应，使程序电压V_PGM的初始值及增加量ΔV的至少一个减小。但是，为了提供长寿命且高速的半导体存储装置，只要不使一次写入序列中的程序动作的次数增大而使穿过存储单元MC的沟道绝缘膜131的电子的量接近于所需最小限度的量就可以。因而，能够适当调整对应于写入/删除次数的增大而将程序电压V_PGM怎样调整。例如，在1次写入序列中最大执行m(m为自然数)次程序动作的情况下，只要使写入序列的第1次～第m次程序动作的程序电压的平均值对应于写入/删除次数的增大而减小就可以。这样的方法例如可以通过调整包含在写入序列中的多个程序动作中的至少1次程序动作的程序电压V_PGM来实现。

此外，在上述的例子中，如参照图2等说明的那样，例示了存储单元阵列MCA具备串联地连接的多个存储单元MC，所谓的NAND型的闪存存储器。但是，上述那样的方法只要存储单元具备与电荷积蓄膜132对应的结构(氮化硅等的电荷积蓄膜、多晶硅等的浮置栅极或其他的能够积蓄电荷的结构)，对于NAND型的闪存存储器以外也能够应用。例如，也能够对NOR型的闪存存储器等应用。此外，上述那样的方法只要是具有随着写入/删除次数的增大而需要的程序电压(或与其对应的写入电压等)减小那样的性质的存储器，对于不具备与电荷积蓄膜132对应的结构的存储器也能够应用。

[其他]

说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。