一种用于模拟fir滤波器的延迟链电路及其实现方法
阅读说明：本技术 一种用于模拟fir滤波器的延迟链电路及其实现方法 (Delay chain circuit for simulating FIR filter and implementation method thereof ) 是由 秦大威 王丽芳 金锐 于 2020-11-03 设计创作，主要内容包括：本发明涉及模拟集成电路设计技术领域,提供了一种用于模拟FIR滤波器的延迟链电路及其实现方法。按照vs1、…、vsn-1顺序构成第一组输出子信号,且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连,受所述开关控制信号ck0控制；按照vs2、…、vsn-1、vs0顺序构成第二组输出子信号,且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连,受所述开关控制信号ck1控制；按照上述构成第一组输出子信号和第二组输出子信号的关系,完成剩余的n-2组输出子信号和相应开关的配组。本发明的电路相比于上述延迟链电路,提升了所获得的延迟副本的信号质量,显著缩小了集成电路芯片面积。(The invention relates to the technical field of analog integrated circuit design, and provides a delay chain circuit for an analog FIR filter and an implementation method thereof. Forming a first group of output sub-signals according to the sequence of vs1, … and vsn-1, respectively connecting the output sub-signals with n-1 output ports of the delay chain circuit according to the corresponding arrangement sequence, and controlling the output sub-signals by the switch control signal ck 0; a second group of output sub-signals are formed according to the sequence of vs2, …, vsn-1 and vs0, are respectively connected with n-1 output ports of the delay chain circuit according to the corresponding arrangement sequence and are controlled by the switch control signal ck 1; and completing the matching of the remaining n-2 groups of output sub-signals and corresponding switches according to the relationship between the first group of output sub-signals and the second group of output sub-signals. Compared with the delay chain circuit, the circuit of the invention improves the signal quality of the obtained delay copy and obviously reduces the area of an integrated circuit chip.)
【技术领域】
本发明涉及模拟集成电路设计技术领域，特别是涉及一种用于模拟FIR滤波器的延迟链电路及其实现方法。
【背景技术】
FIR(Finite Impulse Response)滤波器，即有限脉冲响应滤波器，在通信、图像处理、模式识别等领域都有着广泛的应用。信号传输过程中，有限带宽的传输物理介质，通常会造成信号的码间干扰，波形畸变，导致接收方无法识别该信号。FIR滤波器是常见的用来对接收信号进行均衡恢复的技术方法，图1所示为FIR滤波算法示意图。输入信号经过多级Z-1变换延迟链(图1中以4级FIR为例进行说明)，得到输入信号的延迟副本v0～v3，这四级副本分别乘以加权系数w0～w3后求和，得到FIR滤波后的输出信号。检测电路对该输出信号进行检测，计算出加权系数。因为FIR的算法结构广为熟知，且不是本发明重点，不再赘述。
FIR滤波器通常有数字和模拟两种电路实现方式。
数字FIR滤波器电路实现方式是对模拟输入信号先进行模数转换A/D，再经过按照图1所示FIR算法设计的DSP计算，计算的数字结果，最后经过数模转换D/A，获得滤波后的模拟输出信号。
模拟FIR滤波器电路实现方式无需A/D和D/A转换，直接对模拟输入信号进行FIR算法处理。一种模拟FIR滤波器电路实现实例如图2所示。FIR滤波器算法中的Z-1延迟链，采用模拟采样保持电路实现，算法中的乘法器采用可变增益放大器VGA实现，加法器采用电流求和电路实现。
模拟FIR滤波器通常采用的四级延迟链电路实例如图3所示。图中一个虚线框内是一级采样保持电路，其由两个被反相时钟ck/ckb分别控制的开关，两个采样保持电容、两个增益为1的放大器组成。这种延迟链电路的工作波形示意图如图4所示。时钟信号ck为高电平，开关S1导通，电容C1被信号输入端口充电；ck变为低电平，C1保持采样到的电压，A1放大器通过开关S2对C2充电，使其与C1的电压相同，该电压就是信号输入端口Vin的一个延迟副本v0，延迟时间是一个时钟周期。下个ck高电平，C1重新采样，C2仍保持着上一个ck高电平时采样到的信号电压。第一级v0被放大器A2输出到下一级采样保持电路，以此类推，可以获得v0、v1、v2、v3四个延迟副本，实现FIR滤波器算法中需要的延迟链。
鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。
【
发明内容
】本发明实施例要解决的技术问题类似图3的现有技术的延迟链电路在实际应用中主要存在以下几点不足：
理论上采样保持电路中的放大器的增益须为1，实际中各级的增益会存在设计误差，该误差会逐级累积，导致延迟副本信号失真，从而导致FIR滤波器性能下降。芯片制造工艺不可避免地存在一定的偏差，该偏差也会对采样保持电路中的放大器增益的一致性造成影响，逐级偏差累积，影响延迟副本的信号质量，导致FIR滤波器性能下降。
模拟设计的放大器和采样保持电容会占据较大的芯片面积，如果需要增加FIR滤波器的级数，那么每增加一级，须增加两个放大器和两个电容。
本发明实施例采用如下技术方案：
第一方面，本发明提供了一种用于模拟FIR滤波器的延迟链电路，包括n个采样保持放大电路，所述n个采样保持放大电路的输入端连接同一输入信号Vin，并分别受开关控制信号ck0～开关控制信号ckn-1控制，在所述n个采样保持放大电路的输出端形成n个预设延迟信号vs0、vs1、…、vsn-1，其中，n为大于等于2的自然数，具体的：
按照vs1、…、vsn-1顺序构成第一组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第一组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck0控制；
按照vs2、…、vsn-1、vs0顺序构成第二组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第二组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck1控制；
按照上述构成第一组输出子信号和第二组输出子信号的关系，完成剩余的n-2组输出子信号和相应开关的配组；其中，每个时刻，所述开关控制信号ck0～开关控制信号ckn-1中只有一个控制电平处于高电平，其它n个控制电平处于低电平，高电平按顺序开关控制信号ck0、ck1、...、ckn-1作为一个周期循环移动；
其中，所述延迟链电路的输出端口数量为n-1；开关的控制电平处于高电平时，信号与端口之间导通；控制电平处于低电平时，信号与端口之间断开。
优选的，所述采样保持放大电路的数量根据所要实现的延迟链电路的输出端口数量设置，其中，在所述延迟链电路的输出端口数量为n-1个时，所述采样保持放大电路的数量设置为n个。
优选的，所述采样保持放大电路包括采样开关、储能电容和集成放大电路，具体的：
相应采样开关设置在集成放大电路的输入端口和相应采样保持放大电路的信号输入端口之间，用于在所述第一控制信号驱使下，完成所述采样保持放大电路的信号输入端口与集成放大电路输入端的导通和断开；
所述储能电容设置在所述集成放大电路输入端的相对于所述采样开关的另一侧，其连接节点位于所述采样开关和所述集成放大电路输入端之间，用于在所述采样开关闭合时，存储从采样保持放大电路的信号输入端口获取到的电压信号；并在所述采样开关断开时，存储的电压信号被所述集成放大电路输出端放大出去；
其中，所述各采样保持放大电路中的采样开关，分别受所述开关控制信号ck0～开关控制信号ckn-1的控制。
优选的，在所述n为5，相应n个预设延迟信号具体为vs0、vs1、vs2、vs3和vs4，所述开关控制信号具体为ck0、ck1、ck2、ck3和ck4；其中，所述开关控制信号ck0、ck1、ck2、ck3和ck4，分别用于控制相应采样保持放大电路与输入信号Vin的导通和断开，则所述按照上述构成第一组输出子信号和第二组输出子信号的关系，完成剩余的n-2组输出子信号和相应开关的配组，具体包括：
按照vs3、vs4、vs0、vs1顺序构成第三组输出子信号，且按照相应排列顺序分别与延迟链电路的4个输出端口相连，所述第三组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck2控制；
按照vs4、vs0、vs1、vs2顺序构成第四组输出子信号，且按照相应排列顺序分别与延迟链电路的4个输出端口相连，所述第四组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck3控制；
按照vs0、vs1、vs2、vs3顺序构成第五组输出子信号，且按照相应排列顺序分别与延迟链电路的4个输出端口相连，所述第五组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck4控制。
优选的，所述开关控制信号ck0～开关控制信号ckn-1的产生电路由D0～D4共五个D触发器构成，具体的：
D触发器D0是带置位端SET的D触发器，输入端D接开关控制信号ck4，输出端Q作为开关控制信号ck0，置位端接复位信号reset；其中，reset为高电平时，D触发器D0输出端上的开关控制信号ck0为高电平，reset为低电平时，D触发器D0正常工作；
D触发器D1是带清除端CLR的D触发器，输入端D接开关控制信号ck0，输出端Q作为开关控制信号ck1，清除端接复位信号reset；其中，reset为高电平时，D触发器D1输出端上的开关控制信号ck1为低电平，reset为低电平时，D触发器D0正常工作；
D触发器D2是带清除端CLR的D触发器，输入端D接开关控制信号ck1，输出端Q作为开关控制信号ck2，清除端接复位信号reset；其中，reset为高电平时，D触发器D2输出端上的开关控制信号ck2为低电平，reset为低电平时，D触发器D2正常工作；
D触发器D3是带清除端CLR的D触发器，输入端D接开关控制信号ck2，输出端Q作为开关控制信号ck3，清除端接复位信号reset；其中，reset为高电平时，D触发器D3输出端上的开关控制信号ck3为低电平，reset为低电平时，D触发器D3正常工作；
D触发器D4是带清除端CLR的D触发器，输入端D接开关控制信号ck3，输出端Q作为开关控制信号ck4，清除端接复位信号reset；其中，reset为高电平时，D触发器D4输出端上的开关控制信号ck4为低电平，reset为低电平时，D触发器D4正常工作。
第二方面，本发明还提供了一种用于模拟FIR滤波器的延迟链电路的实现方法，包括n个采样保持放大电路，所述n个采样保持放大电路的输入端连接同一输入信号Vin，并分别受开关控制信号ck0～开关控制信号ckn-1控制，在所述n个采样保持放大电路的输出端形成n个；所述n个采样保持放大电路的输出端的输出信号为vs0、vs1、…、vsn-1；按照vs1、…、vsn-1顺序构成第一组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第一组输出子信号受开关控制信号ck0控制；按照vs2、…、vsn-1、vs0顺序构成第二组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第二组输出子信号受开关控制信号ck1控制；按照上述构成第一组输出子信号和第二组输出子信号的关系，完成剩余的n-2组输出子信号和相应开关的配组，其中，n为大于等于2的自然数，方法包括：
通过给相应的各个采样开关控制信号ck0～开关控制信号ckn-1设置预设循环采样延迟导通时间窗口的第一控制信号，使得所述n个采样保持放大电路的输出端形成n个预设延迟信号vs0、vs1、…、vsn-1；
其中，在所述第一控制信号中，每个时刻开关控制信号ck0～开关控制信号ckn-1中只有一个控制电平处于高电平，其它n个控制电平处于低电平，高电平按顺序ck0,ck1,...ckn-1作为一个周期循环移动。
优选的，在所述n为5，相应5个预设延迟信号为vs0、vs1、vs2、vs3和vs4分别从集成放大器A10、集成放大器A11、集成放大器A12、集成放大器A13和集成放大器A14中输出；所述第一控制信号为ck0、ck1、ck2、ck3和ck4分别用于控制采样开关S10、采样开关S11、采样开关S12、采样开关S13和采样开关S14的导通和断开，具体包括：
所述采样开关S10、S11、S12、S13和S14分别设置在集成放大电路A10、A11、A12、A13和A14的输入端口和各自所归属的采样保持放大电路的信号输入端口之间；
所述第一控制信号ck0、ck1、ck2、ck3和ck4，控制所述采样开关S10、S11、S12、S13和S14导通和断块，完成各采样保持放大电路的信号输入端口与各自集成放大电路输入端的导通和断开，从而形成预设延迟信号为vs0、vs1、vs2、vs3和vs4。
优选的，实现方法具体包括：
t0时刻，ck0由低电平变为高电平，采样开关S10导通，集成放大器A10侧的储能电容C10对信号输入端口Vin进行采样；t1时刻，ck0由高电平变为低电平，集成放大器A10前的采样开关S10断开，采样结束，C10上的电压会在ck0为低电平的时期内一直保持采样到的电压vt1，集成放大器A10增益为g10，vs0＝g10*vt1；
t1时刻，ck1由低电平变为高电平，采样开关S11导通，集成放大器A11侧的储能电容C11对信号输入端口Vin进行采样；t2时刻，ck1由高电平变为低电平，集成放大器A11前的采样开关S11断开，采样结束，C11上的电压会在ck1为低电平的时期内一直保持采样到的电压vt2，集成放大器A11增益为g11，vs1＝g11*vt2；
t2时刻，ck2由低电平变为高电平，采样开关S12导通，集成放大器A12侧的储能电容C12对信号输入端口Vin进行采样；t3时刻，ck2由高电平变为低电平，集成放大器A12前的采样开关S12断开，采样结束，C12上的电压会在ck2为低电平的时期内一直保持采样到的电压vt3，集成放大器A12增益为g12，因此vs2＝g12*vt3；
t3时刻，ck3由低电平变为高电平，采样开关S13导通，集成放大器A13侧的储能电容C13对信号输入端口Vin进行采样；t4时刻，ck3由高电平变为低电平，集成放大器A13前的采样开关S13断开，采样结束，C13上的电压会在ck3为低电平的时期内一直保持采样到的电压vt4，集成放大器A13增益为g13，因此vs3＝g13*vt4；
t4时刻，ck4由低电平变为高电平，集成放大器A14前的采样开关S14导通，集成放大器A14侧的储能电容C14对信号输入端口Vin进行采样；
t4时刻，各个采样保持放大电路各自所拥有的m路子输出端口的第五路的输出开关导通，各个延迟链电路的输出端口表现为：v0＝vs3＝vt4，v1＝vs2＝vt3，v2＝vs1＝vt0，v3＝vs0＝vt1；
t5时刻，ck4由高电平变为低电平，采样开关S14断开，采样结束，C14上的电压会在ck4为低电平的时期内一直保持采样到的电压vt5，A14增益为g14，因此vs4＝g14*vt5；
t5时刻，ck0由低电平变为高电平，其所控制的各个采样保持放大电路各自所拥有的m路子输出端口的第一路的输出开关导通，则各个延迟链电路的输出端口表现为：v0＝vs4＝vt5，v1＝vs3＝vt4，v2＝vs2＝vt3，v3＝vs1＝vt2；
t5时刻，ck0再次由低电平变为高电平，S10再次导通，C10再次对信号输入端口Vin进行采样；
按照上述t0-t5时刻变化过程进行循环。
优选的，实现方法具体包括：
输出开关S20的控制端接ck0，开关输入端接vs1，输出端接v3；
输出开关S21的控制端接ck0，开关输入端接vs2，输出端接v2；
输出开关S22的控制端接ck0，开关输入端接vs3，输出端接v1；
输出开关S23的控制端接ck0，开关输入端接vs4，输出端接v0；
输出开关S24的控制端接ck1，开关输入端接vs2，输出端接v3；
输出开关S25的控制端接ck1，开关输入端接vs3，输出端接v2；
输出开关S26的控制端接ck1，开关输入端接vs4，输出端接v1；
输出开关S27的控制端接ck1，开关输入端接vs0，输出端接v0；
输出开关S28的控制端接ck2，开关输入端接vs3，输出端接v3；
输出开关S29的控制端接ck2，开关输入端接vs4，输出端接v2；
输出开关S30的控制端接ck2，开关输入端接vs0，输出端接v1；
输出开关S31的控制端接ck2，开关输入端接vs1，输出端接v0；
输出开关S32的控制端接ck3，开关输入端接vs4，输出端接v3；
输出开关S33的控制端接ck3，开关输入端接vs0，输出端接v2；
输出开关S34的控制端接ck3，开关输入端接vs1，输出端接v1；
输出开关S35的控制端接ck3，开关输入端接vs2，输出端接v0；
输出开关S36的控制端接ck4，开关输入端接vs0，输出端接v3；
输出开关S37的控制端接ck4，开关输入端接vs1，输出端接v2；
输出开关S38的控制端接ck4，开关输入端接vs2，输出端接v1；
输出开关S39的控制端接ck4，开关输入端接vs3，输出端接v0。
优选的，实现方法具体包括：
在ck0为高电平时，上述输出开关S20、S21、S22和S23闭合；在ck0为低电平时，上述输出开关S20、S21、S22和S23断开；
在ck1为高电平时，上述输出开关S24、S25、S26和S27闭合；在ck1为低电平时，上述输出开关S24、S25、S26和S27断开；
在ck2为高电平时，上述输出开关S28、S29、S30和S31闭合；在ck2为低电平时，上述输出开关S28、S29、S30和S31断开；
在ck3为高电平时，上述输出开关S32、S33、S34和S35闭合；在ck3为低电平时，上述输出开关S32、S33、S34和S35断开；
在ck4为高电平时，上述输出开关S36、S37、S38和S39闭合；在ck4为低电平时，上述输出开关S36、S37、S38和S39断开。
与现有技术相比，本发明实施例的有益效果在于：
本发明的一种用于模拟FIR滤波器的延迟链电路有效降低了FIR滤波器中延迟链电路对模拟放大器的性能指标要求和工艺准确性要求，增加了电路的可靠性，同时显著减小了芯片面积。本发明的电路相比于上述延迟链电路，提升了所获得的延迟副本的信号质量，显著缩小了集成电路芯片面积。
【附图说明】
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本发明提供的一种现有技术中的FIR滤波器的算法示意图；
图2是本发明提供的一种现有技术中的模拟FIR滤波器电路实现实例；
图3是本发明提供的一种现有技术中的常规的四级延迟链电路实例；
图4是本发明提供的一种现有的常规的四级延迟链电路工作波形示意图；
图5是本发明实施例提供一种用于模拟FIR滤波器的四级延迟链电路结构示意图；
图6是本发明实施例提供一种四级延迟链电路的移位时钟发生电路实例；
图7是本发明实施例提供一种四级延迟链电路的移位时钟发生电路工作波形示意图；
图8是本发明实施例提供一种四级延迟链电路工作波形示意图。
【
具体实施方式
】
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，术语“内”、“外”、“纵向”、“横向”、“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不应当理解为对本发明的限制。
本发明提出的一种用于模拟FIR滤波器的延迟链电路有效降低了FIR滤波器中延迟链电路对模拟放大器的性能指标要求和工艺准确性要求，增加了电路的可靠性，同时显著减小了芯片面积。
需要强调的是，本发明的一种用于模拟FIR滤波器的延迟链电路对延迟链的长度或者级数没有限制，这里为了叙述方便，后文均以四级延迟链电路为例进行说明。本发明所述FIR滤波器的输入和输出信号可以是单端信号，也可以是差分信号，为了叙述简单，图示简洁，本文仅用单端信号予以说明。
此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
实施例1:
本发明实施例1提供了一种用于模拟FIR滤波器的延迟链电路，包括n个采样保持放大电路，所述n个采样保持放大电路的输入端连接同一输入信号Vin，并分别受开关控制信号ck0～开关控制信号ckn-1控制，在所述n个采样保持放大电路的输出端形成n个预设延迟信号vs0、vs1、…、vsn-1，其中，n为大于等于2的自然数，具体的：
按照vs1、…、vsn-1顺序构成第一组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第一组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck0控制；
按照vs2、…、vsn-1、vs0顺序构成第二组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第二组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck1控制；
按照上述构成第一组输出子信号和第二组输出子信号的关系，完成剩余的n-2组输出子信号和相应开关的配组；其中，每个时刻，所述开关控制信号ck0～开关控制信号ckn-1中只有一个控制电平处于高电平，其它n个控制电平处于低电平，高电平按顺序开关控制信号ck0、ck1、...、ckn-1作为一个周期循环移动；
其中，所述延迟链电路的输出端口数量为n-1；开关的控制电平处于高电平时，信号与端口之间导通；控制电平处于低电平时，信号与端口之间断开。
其中，所述采样保持放大电路的数量根据所要实现的延迟链电路的输出端口数量设置，其中，在所述延迟链电路的输出端口数量为n-1个时，所述采样保持放大电路的数量设置为n个。
本发明实施例提供的一种用于模拟FIR滤波器的延迟链电路有效降低了FIR滤波器中延迟链电路对模拟放大器的性能指标要求和工艺准确性要求，增加了电路的可靠性，同时显著减小了芯片面积。本发明的电路相比于上述延迟链电路，提升了所获得的延迟副本的信号质量，显著缩小了集成电路芯片面积。
本发明实施例的实现原理在于，n个排列组合输出信号，与FIR滤波器的延迟输出端口相连，并以互斥的方式实现一个时间段内仅一个排列组合处于与FIR滤波器的延迟输出端口导通的状态；其中，n个采样开关获取预设的周期性延时控制信号，从而控制所述采样保持放大电路输出对应周期性延时输入信号；所述n个排列组合输出信号，用于通过将所述n个采样保持放大电路的输出端进行排序，从而以互斥的方式演变出各个FIR滤波器的延迟输出子端口的时序图。
结合本发明实施例存在一种优选的实现方案，所述采样保持放大电路包括采样开关、储能电容和集成放大电路，具体的：
相应采样开关设置在集成放大电路的输入端口和相应采样保持放大电路的信号输入端口之间，用于在所述第一控制信号驱使下，完成所述采样保持放大电路的信号输入端口与集成放大电路输入端的导通和断开；
所述储能电容设置在所述集成放大电路输入端的相对于所述采样开关的另一侧，其连接节点位于所述采样开关和所述集成放大电路输入端之间，用于在所述采样开关闭合时，存储从采样保持放大电路的信号输入端口获取到的电压信号；并在所述采样开关断开时，存储的电压信号被所述集成放大电路输出端放大出去；
其中，所述各采样保持放大电路中的采样开关，分别受所述开关控制信号ck0～开关控制信号ckn-1的控制。在本发明接下来的实现方式中，将具体通过设定n为5的方式来展现上述的采样保持放大电路中的采样开关与开关控制信号之间的关联关系。
结合本发明实施例存在一种优选的实现方案，在所述n为5，相应n个预设延迟信号具体为vs0、vs1、vs2、vs3和vs4，所述开关控制信号具体为ck0、ck1、ck2、ck3和ck4；其中，所述开关控制信号ck0、ck1、ck2、ck3和ck4，分别用于控制相应采样保持放大电路与输入信号Vin的导通和断开，则所述按照上述构成第一组输出子信号和第二组输出子信号的关系，完成剩余的n-2组输出子信号和相应开关的配组，具体包括：
按照vs3、vs4、vs0、vs1顺序构成第三组输出子信号，且按照相应排列顺序分别与延迟链电路的4个输出端口相连，所述第三组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck2控制；
按照vs4、vs0、vs1、vs2顺序构成第四组输出子信号，且按照相应排列顺序分别与延迟链电路的4个输出端口相连，所述第四组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck3控制；
按照vs0、vs1、vs2、vs3顺序构成第五组输出子信号，且按照相应排列顺序分别与延迟链电路的4个输出端口相连，所述第五组输出子信号与延迟链电路的输出端口之间的导通和断开，受所述开关控制信号ck4控制。
结合本发明实施例存在一种优选的实现方案，如图6所示，所述开关控制信号ck0～开关控制信号ckn-1的产生电路由D0～D4共五个D触发器构成，具体的：
D触发器D0是带置位端SET的D触发器，输入端D接开关控制信号ck4，输出端Q作为开关控制信号ck0，置位端接复位信号reset；其中，reset为高电平时，D触发器D0输出端上的开关控制信号ck0为高电平，reset为低电平时，D触发器D0正常工作；
D触发器D1是带清除端CLR的D触发器，输入端D接开关控制信号ck0，输出端Q作为开关控制信号ck1，清除端接复位信号reset；其中，reset为高电平时，D触发器D1输出端上的开关控制信号ck1为低电平，reset为低电平时，D触发器D0正常工作；
D触发器D2是带清除端CLR的D触发器，输入端D接开关控制信号ck1，输出端Q作为开关控制信号ck2，清除端接复位信号reset；其中，reset为高电平时，D触发器D2输出端上的开关控制信号ck2为低电平，reset为低电平时，D触发器D2正常工作；
D触发器D3是带清除端CLR的D触发器，输入端D接开关控制信号ck2，输出端Q作为开关控制信号ck3，清除端接复位信号reset；其中，reset为高电平时，D触发器D3输出端上的开关控制信号ck3为低电平，reset为低电平时，D触发器D3正常工作；
D触发器D4是带清除端CLR的D触发器，输入端D接开关控制信号ck3，输出端Q作为开关控制信号ck4，清除端接复位信号reset；其中，reset为高电平时，D触发器D4输出端上的开关控制信号ck4为低电平，reset为低电平时，D触发器D4正常工作。
D0～D4五个触发器的时钟端都接到时钟ck；其中，所述时钟ck在本发明实施例中表现为周期性的方波，用于配合如图6所示的D触发器形成开关控制信号ck0～ck4。
图6中的移位时钟发生电路产生的移位时钟的的波形如图7所示，复位结束后，五个D触发器在时钟ck的控制下，依次将前一个D触发器的输出，移到下一个D触发器的输出，循环进行。其中，每个时刻，开关控制信号ck0～ck4中只会有一个是高电平，其他四个是低电平，高电平按顺序ck0、ck1、ck2、ck3、ck4、ck0、ck1、......循环移动。
本发明实施例提出的一种用于模拟FIR滤波器的延迟链电路可以实现以下作用：
相对于以往的延迟链电路，本发明没有进行模拟采样信号的逐级放大传递，降低了对放大器的增益设计误差的指标要求。本发明中，只要采用相同的放大器，即使这个放大器的增益不是1，也不影响信号的延迟副本的质量，不会导致FIR滤波器的性能下降。
本发明降低了对放大器的增益误差要求，也就降低了半导体制造工艺偏差的对电路性能的负面影响。
本发明大幅减少了放大器和电容的数量，节省了芯片面积。若FIR的级数增加一级，就需要相应增加一级信号延迟副本。每增加一级，本发明只需增加一个放大器和一个电容。
实施例2：
一种用于模拟FIR滤波器的延迟链电路的实现方法，包括n个采样保持放大电路，所述n个采样保持放大电路的输入端连接同一输入信号Vin，并分别受开关控制信号ck0～开关控制信号ckn-1控制，在所述n个采样保持放大电路的输出端形成n个；所述n个采样保持放大电路的输出端的输出信号为vs0、vs1、…、vsn-1；按照vs1、…、vsn-1顺序构成第一组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第一组输出子信号受开关控制信号ck0控制；按照vs2、…、vsn-1、vs0顺序构成第二组输出子信号，且按照相应排列顺序分别与延迟链电路的n-1个输出端口相连，所述第二组输出子信号受开关控制信号ck1控制；按照上述构成第一组输出子信号和第二组输出子信号的关系，完成剩余的n-2组输出子信号和相应开关的配组，其中，n为大于等于2的自然数，方法包括：
通过给相应的各个采样开关控制信号ck0～开关控制信号ckn-1设置预设循环采样延迟导通时间窗口的第一控制信号，使得所述n个采样保持放大电路的输出端形成n个预设延迟信号vs0、vs1、…、vsn-1；
其中，在所述第一控制信号中，每个时刻开关控制信号ck0～开关控制信号ckn-1中只有一个控制电平处于高电平，其它n个控制电平处于低电平，高电平按顺序ck0,ck1,...ckn-1作为一个周期循环移动。
本发明实施例提供的一种用于模拟FIR滤波器的延迟链电路控制方法有效降低了FIR滤波器中延迟链电路对模拟放大器的性能指标要求和工艺准确性要求，增加了电路的可靠性，同时显著减小了芯片面积。本发明实现方法的配套电路相比于上述延迟链电路，提升了所获得的延迟副本的信号质量，显著缩小了集成电路芯片面积。
结合本发明实施例，存在一种优选的实现方案，在所述n为5，相应5个预设延迟信号为vs0、vs1、vs2、vs3和vs4分别从集成放大器A10、集成放大器A11、集成放大器A12、集成放大器A13和集成放大器A14中输出；所述第一控制信号为ck0、ck1、ck2、ck3和ck4分别用于控制采样开关S10、采样开关S11、采样开关S12、采样开关S13和采样开关S14的导通和断开，具体包括：
所述采样开关S10、S11、S12、S13和S14分别设置在集成放大电路A10、A11、A12、A13和A14的输入端口和各自所归属的采样保持放大电路的信号输入端口之间；
所述第一控制信号ck0、ck1、ck2、ck3和ck4，控制所述采样开关S10、S11、S12、S13和S14导通和断块，完成各采样保持放大电路的信号输入端口与各自集成放大电路输入端的导通和断开，从而形成预设延迟信号为vs0、vs1、vs2、vs3和vs4。
进一步的，结合图8所示的时序波形图，实现方法包括：
t0时刻，ck0由低电平变为高电平，采样开关S10导通，集成放大器A10侧的储能电容C10对信号输入端口Vin进行采样；t1时刻，ck0由高电平变为低电平，集成放大器A10前的采样开关S10断开，采样结束，C10上的电压会在ck0为低电平的时期内一直保持采样到的电压vt1，集成放大器A10增益为g10，vs0＝g10*vt1；
t1时刻，ck1由低电平变为高电平，采样开关S11导通，集成放大器A11侧的储能电容C11对信号输入端口Vin进行采样；t2时刻，ck1由高电平变为低电平，集成放大器A11前的采样开关S11断开，采样结束，C11上的电压会在ck1为低电平的时期内一直保持采样到的电压vt2，集成放大器A11增益为g11，vs1＝g11*vt2；
t2时刻，ck2由低电平变为高电平，采样开关S12导通，集成放大器A12侧的储能电容C12对信号输入端口Vin进行采样；t3时刻，ck2由高电平变为低电平，集成放大器A12前的采样开关S12断开，采样结束，C12上的电压会在ck2为低电平的时期内一直保持采样到的电压vt3，集成放大器A12增益为g12，因此vs2＝g12*vt3；
t3时刻，ck3由低电平变为高电平，采样开关S13导通，集成放大器A13侧的储能电容C13对信号输入端口Vin进行采样；t4时刻，ck3由高电平变为低电平，集成放大器A13前的采样开关S13断开，采样结束，C13上的电压会在ck3为低电平的时期内一直保持采样到的电压vt4，集成放大器A13增益为g13，因此vs3＝g13*vt4；
t4时刻，ck4由低电平变为高电平，集成放大器A14前的采样开关S14导通，集成放大器A14侧的储能电容C14对信号输入端口Vin进行采样；
t4时刻，各个采样保持放大电路各自所拥有的m路子输出端口的第五路的输出开关导通，各个延迟链电路的输出端口表现为：v0＝vs3＝vt4，v1＝vs2＝vt3，v2＝vs1＝vt0，v3＝vs0＝vt1；
t5时刻，ck4由高电平变为低电平，采样开关S14断开，采样结束，C14上的电压会在ck4为低电平的时期内一直保持采样到的电压vt5，A14增益为g14，因此vs4＝g14*vt5；
t5时刻，ck0由低电平变为高电平，其所控制的各个采样保持放大电路各自所拥有的m路子输出端口的第一路的输出开关导通，则各个延迟链电路的输出端口表现为：v0＝vs4＝vt5，v1＝vs3＝vt4，v2＝vs2＝vt3，v3＝vs1＝vt2；
t5时刻，ck0再次由低电平变为高电平，S10再次导通，C10再次对信号输入端口Vin进行采样；
按照上述t0-t5时刻变化过程进行循环。
进一步，参考图5进一步就本发明试试中的输出开关的控制方法进行阐述：
输出开关S20的控制端接ck0，开关输入端接vs1，输出端接v3；
输出开关S21的控制端接ck0，开关输入端接vs2，输出端接v2；
输出开关S22的控制端接ck0，开关输入端接vs3，输出端接v1；
输出开关S23的控制端接ck0，开关输入端接vs4，输出端接v0；
输出开关S24的控制端接ck1，开关输入端接vs2，输出端接v3；
输出开关S25的控制端接ck1，开关输入端接vs3，输出端接v2；
输出开关S26的控制端接ck1，开关输入端接vs4，输出端接v1；
输出开关S27的控制端接ck1，开关输入端接vs0，输出端接v0；
输出开关S28的控制端接ck2，开关输入端接vs3，输出端接v3；
输出开关S29的控制端接ck2，开关输入端接vs4，输出端接v2；
输出开关S30的控制端接ck2，开关输入端接vs0，输出端接v1；
输出开关S31的控制端接ck2，开关输入端接vs1，输出端接v0；
输出开关S32的控制端接ck3，开关输入端接vs4，输出端接v3；
输出开关S33的控制端接ck3，开关输入端接vs0，输出端接v2；
输出开关S34的控制端接ck3，开关输入端接vs1，输出端接v1；
输出开关S35的控制端接ck3，开关输入端接vs2，输出端接v0；
输出开关S36的控制端接ck4，开关输入端接vs0，输出端接v3；
输出开关S37的控制端接ck4，开关输入端接vs1，输出端接v2；
输出开关S38的控制端接ck4，开关输入端接vs2，输出端接v1；
输出开关S39的控制端接ck4，开关输入端接vs3，输出端接v0。
基于上述的如图5所示的输出开关配组，相应的提供其与控制信号之间的控制关系，包括：
在ck0为高电平时，上述输出开关S20、S21、S22和S23闭合；在ck0为低电平时，上述输出开关S20、S21、S22和S23断开；
在ck1为高电平时，上述输出开关S24、S25、S26和S27闭合；在ck1为低电平时，上述输出开关S24、S25、S26和S27断开；
在ck2为高电平时，上述输出开关S28、S29、S30和S31闭合；在ck2为低电平时，上述输出开关S28、S29、S30和S31断开；
在ck3为高电平时，上述输出开关S32、S33、S34和S35闭合；在ck3为低电平时，上述输出开关S32、S33、S34和S35断开；
在ck4为高电平时，上述输出开关S36、S37、S38和S39闭合；在ck4为低电平时，上述输出开关S36、S37、S38和S39断开。
通过上述控制过程，以及配合图8所示的时序图关系可以知悉，在具体实现过程中，通常第一轮类似t0-t4的时序输出是被释放掉的，因为此时，对于包含的各个集成放大器所对应的储能电容还没有完成初始的储能过程。
实施例3：
本发明实施例提供的四级延迟链电路的工作波形示意图如图8所示。为了叙述简洁，在本发明实施例中假设放大器A10～A14的增益g相同，且都为1。
t0时刻，ck0变为高电平，采样开关S10导通，C10对Vin进行采样；t1时刻，ck0变为低电平，S10断开，采样结束，C10上的电压会在ck0为低电平的时期内一直保持采样到的电压vt1，A10增益为1，因此vs0＝vt1。
t1时刻，ck1变为高电平，采样开关S11导通，C11对Vin进行采样；t2时刻，ck1变为低电平，S11断开，采样结束，C11上的电压会在ck1为低电平的时期内一直保持采样到的电压vt2，A11增益为1，因此vs1＝vt2。
t2时刻，ck2变为高电平，采样开关S12导通，C12对Vin进行采样；t2时刻，ck2变为低电平，S12断开，采样结束，C12上的电压会在ck2为低电平的时期内一直保持采样到的电压vt3，A12增益为1，因此vs2＝vt3。
t3时刻，ck3变为高电平，采样开关S13导通，C13对Vin进行采样；t4时刻，ck3变为低电平，S13断开，采样结束，C13上的电压会在ck3为低电平的时期内一直保持采样到的电压vt4，A13增益为1，因此vs3＝vt4。
t4时刻，ck4变为高电平，采样开关S14导通，C14对Vin进行采样。
t4时刻，四个输出开关S36，S37，S38，S39导通，v0＝vs3＝vt4，v1＝vs2＝vt3，v2＝vs1＝vt2，v3＝vs0＝vt1。
t5时刻，ck4变为低电平，采样开关S14断开，采样结束，C14上的电压会在ck4为低电平的时期内一直保持采样到的电压vt5，A14增益为1，因此vs4＝vt5。
t5时刻，ck0变为高电平，其所控制的输出开关导通，v0＝vs4＝vt5，v1＝vs3＝vt4，v2＝vs2＝vt3，v3＝vs1＝vt2。
t5时刻，ck0再次变为高电平，S10再次导通，C10再次对Vin进行采样。
如此循环。
从图8中v0，v1，v2，v3的值的变化关系，可以看出，此电路实现了模拟信号的延迟链功能。
本发明的一种用于模拟FIR滤波器的延迟链电路可以实现以下作用：
(1)相对于以往的延迟链电路，本发明没有进行模拟采样信号的逐级放大传递，降低了对放大器的增益设计误差的指标要求。本发明中，只要采用相同的放大器，即使这个放大器的增益不是1，也不影响信号的延迟副本的质量，不会导致FIR滤波器的性能下降。
(2)本发明降低了对放大器的增益误差要求，也就降低了半导体制造工艺偏差的对电路性能的负面影响。
(3)本发明大幅减少了放大器和电容的数量，节省了芯片面积。若FIR的级数增加一级，就需要相应增加一级信号延迟副本。每增加一级，本发明只需增加一个放大器和一个电容。
值得说明的是，上述装置和系统内的模块、单元之间的信息交互、执行过程等内容，由于与本发明的处理方法实施例基于同一构思，具体内容可参见本发明方法实施例中的叙述，此处不再赘述。
本领域普通技术人员可以理解实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器(ROM，Read Only Memory)、随机存取存储器(RAM，Random AccessMemory)、磁盘或光盘等。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。