阅读说明：本技术 半导体结构的制备方法 (Method for manufacturing semiconductor structure ) 是由 秋沉沉 钱俊 孙昌 魏峥颖 于 2020-08-28 设计创作，主要内容包括：本发明提供了一种半导体结构的制备方法,包括：提供一衬底,并在所述衬底上制备一多晶硅层；刻蚀所述多晶硅层和所述衬底以形成隔离沟槽；在所述隔离沟槽内形成绝缘层,且所述绝缘层的上表面低于所述多晶硅层的上表面；刻蚀所述多晶硅层以形成栅极。本发明提供的半导体结构的制备方法通过改进半导体制造的工艺流程来减少栅结构工艺对隔离沟槽造成的损伤,从而改善漏电现象。同时降低了隔离沟槽和栅结构的制备工艺中主要由光刻和刻蚀导致的器件与器件之间的差异,从而改善半导体器件的失配现象,提升半导体器件的稳定性和可靠性。(The invention provides a preparation method of a semiconductor structure, which comprises the following steps: providing a substrate, and preparing a polycrystalline silicon layer on the substrate; etching the polysilicon layer and the substrate to form an isolation trench; forming an insulating layer in the isolation groove, wherein the upper surface of the insulating layer is lower than the upper surface of the polycrystalline silicon layer; and etching the polysilicon layer to form a grid electrode. The preparation method of the semiconductor structure provided by the invention reduces the damage of the gate structure process to the isolation trench by improving the process flow of semiconductor manufacturing, thereby improving the electric leakage phenomenon. Meanwhile, the difference between devices mainly caused by photoetching and etching in the preparation process of the isolation groove and the gate structure is reduced, so that the mismatch phenomenon of the semiconductor device is improved, and the stability and the reliability of the semiconductor device are improved.)

半导体结构的制备方法

技术领域

本发明涉及半导体器件制造技术领域，尤其涉及一种半导体结构的制备方法。

背景技术

静态随机存储器(SRAM)是一种重要的存储器，具有速度快、功耗低、可靠性高等优点，广泛应用于个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

在半导体器件的设计和生产过程中，由于不确定、随机误差、梯度误差等原因，设计时完全相同的半导体器件在生产后却存在误差，称为半导体器件的失配过程(mismatchprocess)。失配过程不仅会成为通用模拟信号处理过程中的限制，而且对数字电路中器件的匹配也会产生十分重要的影响。例如，当静态随机存储器的工艺尺寸降低到100nm以后，工艺参数的随机变化引起的MOS管阈值电压波动对静态随机存储器的稳定性、可靠性的影响越来越严重，成为限制静态随机存储器良率提高的重要因素之一。

现有技术中，静态随机存储器的制备通常包括形成有源区(AA)、形成栅极(Gate)、多晶硅淀积(poly dep)以及多晶硅刻蚀(poly etch)等过程。然而，上述过程会对隔离沟槽的尖角部分(STI corner)造成损伤，同时造成静态随机存储器失配。目前改善静态随机存储器失配的方法主要是提升光刻及刻蚀等工艺稳定性，作用效果有限。

发明内容

本发明的目的在于提供一种半导体结构的制备方法，通过改进半导体制造的工艺流程减少栅结构工艺对隔离沟槽造成的损伤，同时降低工艺流程所导致的器件与器件之间的差异，从而改善半导体器件的失配现象，减少漏电，提升半导体器件的稳定性和可靠性。

为了达到上述目的，本发明提供了一种半导体结构的制备方法，包括：

提供一衬底，并在所述衬底上制备第一多晶硅层；

提供一衬底，并在所述衬底上制备一多晶硅层；

刻蚀所述多晶硅层和所述衬底以形成隔离沟槽；

在所述隔离沟槽内形成绝缘层，且所述绝缘层的上表面低于所述多晶硅层的上表面；

刻蚀所述多晶硅层以形成栅极。

可选的，所述第一多晶硅层和所述衬底之间还形成有氧化层。

可选的，所述绝缘层的上表面高于所述氧化层的上表面。

可选的，刻蚀所述多晶硅层和所述衬底以形成隔离沟槽的过程包括：

在所述多晶硅层上形成图案化的第一光刻胶层；

以所述图案化的第一光刻胶层为掩膜层，刻蚀所述多晶硅层和所述衬底，以形成隔离沟槽；以及

去除所述图案化的第一光刻胶层。

可选的，在所述隔离沟槽内形成绝缘层的过程包括：

在所述隔离沟槽内填充绝缘材料层，所述绝缘材料层延伸覆盖所述隔离沟槽两侧的多晶硅层；

对所述绝缘材料层进行平坦化处理，使所述绝缘材料层的上表面与所述多晶硅层的上表面齐平；

刻蚀一定厚度的所述绝缘材料层以形成绝缘层，使绝缘层的上表面低于所述多晶硅层的上表面。

可选的，刻蚀所述多晶硅层以形成栅极的过程包括：

在所述多晶硅层形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖所述绝缘层；

以所述图案化的第二光刻胶层为掩模层，刻蚀所述多晶硅层至暴露出部分氧化层；以及

去除所述图案化的第二光刻胶层。

可选的，采用等离子体去胶工艺去除所述图案化的第一光刻胶层和所述图案化的第二光刻胶层。

可选的，采用干法刻蚀所述多晶硅层。

可选的，所述氧化层的材料均包括氧化硅。

可选的，所述绝缘层的材料均包括氧化硅。

综上所述，本发明提供一种半导体结构的制备方法，包括：提供一衬底，并在所述衬底上制备一多晶硅层；刻蚀所述多晶硅层和所述衬底以形成隔离沟槽；在所述隔离沟槽内形成绝缘层，且所述绝缘层的上表面低于所述多晶硅层的上表面；刻蚀所述多晶硅层以形成栅极。本发明提供的半导体结构的制备方法通过改进半导体制造的工艺流程来减少栅结构工艺对隔离沟槽造成的损伤，从而改善漏电现象。同时降低了隔离沟槽和栅结构的制备工艺中主要由光刻和刻蚀导致的器件与器件之间的差异，从而改善半导体器件的失配现象，提升半导体器件的稳定性和可靠性。

附图说明

图1-图5为本实施例提供的半导体结构的制备方法的各个步骤对应的剖面结构示意图；

图6为本实施例提供的半导体结构的制备方法的流程图；

图7-图14为本实施例提供的所述半导体结构的制备方法的各个步骤对应的剖面结构示意图；

其中，附图标记如下：

100’-衬底；110’-氧化层；120’-掩膜层；130’-图案化的第一光刻胶层；

200’-隔离沟槽；210’-绝缘层；

300’-多晶硅层；310’-图案化的第二光刻胶层；301’、302’-栅极；

100-衬底；110-氧化层；

200-隔离沟槽；210-绝缘层；220-绝缘材料层；

300-多晶硅层；301、302-栅极；

400-图案化的第一光刻胶层；500-图案化的第二光刻胶层。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图1-图5为一种半导体结构的制备方法中各个步骤对应的剖面结构示意图。参阅图1，首先提供衬底1’，所述衬底1’上形成有氧化层110’。

接着，参阅图2，在所述氧化层110’上依次形成掩膜层120’和第一光刻胶层，然后，对所述第一光刻胶层进行曝光显影以形成图案化的第一光刻胶层130’，所述图案化的第一光刻胶层130’中形成有若干个开口，以暴露所述掩膜层120’。接着，刻蚀所述开口暴露的掩膜层120’、氧化层110’和衬底100’，以形成隔离沟槽200’。本实施例中所述掩膜层120’的材料包括氮化硅，所述氧化层110’的材料包括氧化硅。

参阅图3，去除所述图案化的第一光刻胶层130’，在所述隔离沟槽200’内填充绝缘材料层，对所述绝缘材料层进行平坦化处理以形成绝缘层210’，使所述绝缘层210’的上表面与所述掩膜层120’的上表面齐平。接着，去除所述掩膜层120’。

参阅图4，在所述氧化层110’和所述绝缘层210’上依次形成多晶硅层300’和第二光刻胶层，然后对所述第二光刻胶层进行曝光显影以形成图案化的第二光刻胶层310’，所述图案化的第二光刻胶层310’中形成有若干个开口，以暴露所述多晶硅层300’。

接着，参阅图5，以所述图案化的第二光刻胶层310’为掩膜层刻蚀所述多晶硅层300’以形成栅极301’、302’，然后去除所述图案化的第二光刻胶层310’。

在上述半导体器件的制备方法中，绝缘层210’的尖角部分(即图3中A所表示的区域)会在后续栅结构工艺的制备过程中受到损伤，从而导致半导体器件出现失配。同时，在隔离沟槽和栅结构工艺的制备过程(特别是光刻及刻蚀的相关过程)可能导致器件与器件之间出现差异。

为了避免上述情况，本实施例调整了所述半导体结构的制备方法的工艺流程，图6为本实施例提供的半导体结构的制备方法的流程图。参阅图6可知，本实施例提供的半导体结构的制备方法包括：

步骤S01：提供一衬底，并在所述衬底上制备一多晶硅层；

步骤S02：刻蚀所述多晶硅层和所述衬底以形成隔离沟槽；

步骤S03：在所述隔离沟槽内形成绝缘层，且所述绝缘层的上表面低于所述多晶硅层的上表面；

步骤S04：刻蚀所述多晶硅层以形成栅极。

下面详细介绍本实施例提供的所述半导体结构的制备方法。首先，参阅图7，执行步骤S01，提供一衬底100，并在所述衬底100上制备一多晶硅层300。具体的，所述衬底100和所述多晶硅层300之间还形成有氧化层110。可选的，所述氧化层110的材料包括氧化硅。

接着，参阅图8-图9，执行步骤S02，刻蚀所述衬底100和所述多晶硅层300以形成隔离沟槽。具体的，首先参阅图8，在所述多晶硅层300上形成第一光刻胶层，然后对所述第一光刻胶层进行曝光显影以形成图案化的第一光刻胶层400，所述图案化的第一光刻胶层400中形成有若干个开口，以暴露所述多晶硅层300。随后，参阅图9，以所述图案化的第一光刻胶层400作为掩膜层刻蚀所述开口暴露的所述多晶硅层300和所述衬底100，以形成隔离沟槽200。接着，去除所述图案化的第一光刻胶层400。可选的，采用等离子体去胶工艺去除所述图案化的第一光刻胶层400。

参阅图10-图12，执行步骤S03，在所述隔离沟槽200内形成绝缘层210，且所述绝缘层210的上表面低于所述多晶硅层300的上表面。具体的，首先参阅图10，在所述隔离沟槽200内填充一绝缘材料层220，所述绝缘材料层220延伸覆盖所述隔离沟槽200两侧的多晶硅层300；随后，参阅图11，对所述绝缘材料层220进行平坦化处理，使所述绝缘材料层220的上表面与所述多晶硅层300的上表面齐平；接着，参阅图12，刻蚀一定厚度的所述绝缘材料层220以形成绝缘层210，使所述绝缘层210的上表面低于所述多晶硅层300的上表面。同时，所述绝缘层210的上表面高于所述氧化层110的上表面。可选的，所述绝缘层的材料包括氧化硅。

参阅图13-图14，执行步骤S04，刻蚀所述多晶硅层以形成栅极。具体的，首先，参阅图13，在所述多晶硅层300和所述绝缘层210上形成第二光刻胶层，然后，对所述第二光刻胶层进行曝光显影以形成图案化的第二光刻胶层500，所述图案化的第二光刻胶层500中形成有若干个开口，以暴露所述多晶硅层300；随后，参阅图14，以所述图案化的第二光刻胶层500为掩膜层刻蚀所述开口暴露的多晶硅层300至暴露出部分氧化层110；接着，去除所述图案化的第二光刻胶层500。可选的，采用等离子体去胶工艺去除所述图案化的第二光刻胶层500。

当采用本实施例提供的所述半导体结构的制备方法制备一静态随机存储器时，所述静态随机存储器的工艺参数受工艺流程影响造成的随机变化减小，失配降低，所述静态随机存储器的稳定性、可靠性和良率得到改善。

综上，本发明提供一种半导体结构的制备方法，包括：提供一衬底，并在所述衬底上制备一多晶硅层；刻蚀所述多晶硅层和所述衬底以形成隔离沟槽；在所述隔离沟槽内形成绝缘层，且所述绝缘层的上表面低于所述多晶硅层的上表面；刻蚀所述多晶硅层以形成栅极。本发明提供的半导体结构的制备方法通过改进半导体制造的工艺流程来减少栅结构工艺对隔离沟槽造成的损伤，从而改善漏电现象。同时降低了隔离沟槽和栅结构的制备工艺中主要由光刻和刻蚀导致的器件与器件之间的差异，从而改善半导体器件的失配现象，提升半导体器件的稳定性和可靠性。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。