存储单元和cmos反相器电路
阅读说明：本技术 存储单元和cmos反相器电路 (Memory cell and CMOS inverter circuit ) 是由 冨田学 于 2019-08-13 设计创作，主要内容包括：存储单元包括触发器电路,该触发器电路包括具有第1A晶体管TR-1和第1B晶体管TR-2的第一CMOS反相器电路以及具有第2A晶体管TR-3和第2B晶体管TR-4以及两个传输晶体管TR-5和TR-6的第二反相器电路。第1A晶体管TR-1和第2A晶体管TR-2连接到公共的第一电源线91,并且第1B晶体管TR-3和第2B晶体管TR-4连接到公共的第二电源线92。(The memory cell includes a flip-flop circuit including a 1A-th transistor TR 1 And a 1B transistor TR 2 And has a 2A-th transistor TR 3 And a 2B transistor TR 4 Andtwo transfer transistors TR 5 And TR 6 The second inverter circuit of (1). 1A transistor TR 1 And a 2A transistor TR 2 Connected to a common first power supply line 91, and a 1B transistor TR 3 And a 2B transistor TR 4 To a common second power supply line 92.)
技术领域
本公开涉及存储单元，特别涉及包括SRAM(静态随机存取存储器)和CMOS反相器电路的存储单元。
背景技术
例如，从日本专利公开第2008-205168号中已知一种半导体装置，其包括CMOS反相器电路，该CMOS反相器电路包括具有包括纳米线或纳米管的沟道形成区的pMOS晶体管和nMOS晶体管。在上述日本专利公开中公开的CMOS反相器电路中，nMOS晶体管和pMOS晶体管的漏极均包括形成在半导体基板的表面上的n型杂质区和p型杂质区，并且n型杂质区和p型杂质区通过用于在n型杂质区和p型杂质区之间进行欧姆连接的连接区进行欧姆连接。此外，纳米线或纳米管垂直地设置在n型杂质区和p型杂质区上，并且nMOS晶体管和pMOS晶体管的源极形成在纳米线或纳米管的上端，其中nMOS晶体管和pMOS晶体管的栅电极通过栅电极配线相互连接。在此，栅电极包括覆盖纳米线或纳米管的周围的导电膜，栅极绝缘膜插入其间，并且栅电极配线从栅电极延伸，并且要连接到栅电极配线的通孔形成在栅电极配线上。
此外，在上述日本专利公开中，还公开了包括CMOS反相器电路的SRAM存储单元。此外，在日本专利公开的图10(b)中，显示了晶体管和通孔的布置，并且当由晶体管和通孔占据的区的面积由Δ2表示时，由一个SRAM存储单元占据的区的面积为为36Δ2(＝6Δ×6Δ)，如图52A所示。应当注意，为了清楚地指示“Δ”的大小，在图52A和图52B中另外描绘了栅格。此外，图52A和图52B中的附图标记“TR1”、“TR2”、“TR3”、“TR4”、“TR5”和“TR6”分别表示与以下描述的本公开中的第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3、第2B晶体管TR4、第一传输晶体管TR5和第二传输晶体管TR6相同的晶体管。此外，附图标记“A”对应于以下描述的本公开的存储单元中的第一栅电极-连接部73。此外，附图标记“B”对应于以下描述的本公开的存储单元中的第二栅电极-连接部74，并且附图标记“C”对应于以下描述的本公开的存储单元中的连接孔54和55，而附图标记“D”对应于以下描述的本公开的存储单元中的连接孔64和65。
[引文列表]
[专利文献]
[专利文献1]
日本专利公开第2008-205168号
发明内容
[技术问题]
顺便提及，如日本专利公开的图10(b)或图52A所示，栅电极配线15A、栅电极配线15B、栅电极配线15C和栅电极配线15D的一部分在倾斜方向上形成。然而，实际上，随着晶体管的精细化，难以如上述那样在倾斜方向上形成此类配线。在日本专利公开的图10(b)或图52A中所示的栅电极配线15A、栅电极配线15B、栅电极配线15C和栅电极配线15D被形成为在垂直方向和水平方向上延伸并且可被真实形成的配线的情况下，由一个SRAM存储单元占据的区的面积为48Δ2(＝6Δ×8Δ)，如图52B所示。在此，强烈要求进一步减小SRAM存储单元的面积，以便实现SRAM存储单元的高度集成。此外，在图52B所示的配置中，如果提供一条字线、两条位线、一条Vdd电源线和一条Vss电源线，则需要用于提供配线的四个配线层。然而，强烈要求进一步减少配线层的数目。
因此，本公开的目的是提供可进一步减小面积或者可进一步减少配线层的数目的存储单元，以及配置此类存储单元的CMOS反相器电路。
[问题的解决方案]
用于实现上述目的的本公开的存储单元是
存储单元，包括触发器电路，该触发器电路包括第一CMOS反相器电路和第二反相器电路以及两个传输晶体管，其中
第一CMOS反相器包括
第1A晶体管，包括pMOS晶体管，该pMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，以及
第1B晶体管，包括nMOS晶体管，该nMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，第二CMOS反相器电路包括
第2A晶体管，包括pMOS晶体管，该pMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，以及
第2B晶体管，包括nMOS晶体管，该nMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，
传输晶体管中的每一个包括堆叠在一起的一个源极区/漏极区、沟道形成区和另一源极区/漏极区，并且还包括栅电极层，
第1A晶体管的漏极区和第1B晶体管的漏极区连接到公共的第一漏极区-连接部，
第2A晶体管的漏极区和第2B晶体管的漏极区连接到公共的第二漏极区-连接部，
第1A晶体管和第1B晶体管公共的栅电极层(第一栅电极层)通过第一栅电极-连接部连接到第二漏极区-连接部，
第2A晶体管和第2B晶体管公共的栅电极层(第二栅电极层)通过第二栅电极-连接部连接到第一漏极区-连接部，
第1A晶体管的源极区和第2A晶体管的源极区连接到公共的第一电源线，并且
第1B晶体管的源极区和第2B晶体管的源极区连接到公共的第二电源线。
用于实现上述目的的本公开的CMOS反相器电路是CMOS反相器电路，包括
pMOS晶体管，包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，以及
nMOS晶体管，包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，其中
pMOS晶体管的漏极区和nMOS晶体管的漏极区连接到公共漏极区-连接部，
pMOS晶体管和nMOS晶体管公共的栅电极层通过栅电极-连接部连接到形成在基板上的公共栅极配线部，
pMOS晶体管的源极区连接到第一电源线，并且
nMOS晶体管的源极区连接到第二电源线。
附图说明
[图1]图1是工作示例1的存储单元的一部分的示意性透视图。
[图2]图2是工作示例1的存储单元的等效电路图。
[图3]图3A和图3B分别是工作示例1的CMOS反相器电路的一部分的示意性透视图和工作示例1的CMOS反相器电路的等效电路图。
[图4]图4A、图4B和图4C是沿工作示例1的存储单元的图1和图5的箭头标记A-A、箭头标记B-B和箭头标记C-C截取的示意性局部截面图。
[图5]图5是当沿包括图4A的箭头标记A-A的虚拟水平面切割工作示例1的存储单元时，配置工作示例1的存储单元的组件的布置状态的概念图。
[图6]图6是当沿包括图4A的箭头标记B-B的虚拟水平面切割工作示例1的存储单元时，配置工作示例1的存储单元的组件的布置状态的概念图。
[图7]图7是当沿包括图4A的箭头标记C-C的虚拟水平面切割工作示例1的存储单元时，配置工作示例1的存储单元的组件的布置状态的概念图。
[图8]图8是当沿包括图4A的箭头标记D-D的虚拟水平面切割工作示例1的存储单元时，配置工作示例1的存储单元的组件的布置状态的概念图。
[图9]图9是当沿包括图4A的箭头标记E-E的虚拟水平面切割工作示例1的存储单元时，配置工作示例1的存储单元的组件的布置状态的概念图。
[图10]图10是当沿包括图4A的箭头标记F-F的虚拟水平面切割工作示例1的存储单元时，配置工作示例1的存储单元的组件的布置状态的概念图。
[图11]图11是当沿包括图4A的箭头标记A-A的虚拟水平面切割工作示例1的存储单元的第一修改时，配置工作示例1的存储单元的第一修改的组件的布置状态的概念图，并且是类似于图5的概念图。
[图12]图12是当沿包括图4A的箭头标记A-A的虚拟水平面切割工作示例1的存储单元的第二修改时，配置工作示例1的存储单元的第二修改的组件的布置状态的概念图，并且是类似于图5的概念图。
[图13]图13A和图13B是沿工作示例2的存储单元的图15的箭头标记A-A和箭头标记B-B截取的示意性局部截面图。
[图14]图14是工作示例2的存储单元的等效电路图。
[图15]图15是当沿包括图13A的箭头标记A-A的虚拟水平面切割工作示例2的存储单元时，配置工作示例2的存储单元的组件的布置状态的概念图。
[图16]图16是当沿包括图13A的箭头标记B-B的虚拟水平面切割工作示例2的存储单元时，配置工作示例2的存储单元的组件的布置状态的概念图。
[图17]图17是当沿包括图13A的箭头标记C-C的虚拟水平面切割工作示例2的存储单元时，配置工作示例2的存储单元的组件的布置状态的概念图。
[图18]图18是当沿包括图13A的箭头标记D-D的虚拟水平面切割工作示例2的存储单元时，配置工作示例2的存储单元的组件的布置状态的概念图。
[图19]图19是当沿包括图13A的箭头标记E-E的虚拟水平面切割工作示例2的存储单元时，配置工作示例2的存储单元的组件的布置状态的概念图。
[图20]图20是当沿包括图13A的箭头标记F-F的虚拟水平面切割工作示例2的存储单元时，配置工作示例2的存储单元的组件的布置状态的概念图。
[图21]图21A、图21B和图21C是沿工作示例3的存储单元的图24的箭头标记A-A、箭头标记B-B和箭头标记C-C截取的示意性局部截面图。
[图22]图22A和图22B是沿工作示例3的存储单元的图24的箭头标记D-D和箭头标记E-E截取的示意性局部截面图。
[图23]图23是工作示例3的存储单元的等效电路图。
[图24]图24是当沿包括图21A的箭头标记A-A的虚拟水平面切割工作示例3的存储单元时，配置工作示例3的存储单元的组件的布置状态的概念图。
[图25]图25是当沿包括图21A的箭头标记B-B的虚拟水平面切割工作示例3的存储单元时，配置工作示例3的存储单元的组件的布置状态的概念图。
[图26]图26是当沿包括图21A的箭头标记C-C的虚拟水平面切割工作示例3的存储单元时，配置工作示例3的存储单元的组件的布置状态的概念图。
[图27]图27是当沿包括图21A的箭头标记D-D的虚拟水平面切割工作示例3的存储单元时，配置工作示例3的存储单元的组件的布置状态的概念图。
[图28]图28是当沿包括图21A的箭头标记E-E的虚拟水平面切割工作示例3的存储单元时，配置工作示例3的存储单元的组件的布置状态的概念图。
[图29]图29是当沿包括图25A的箭头标记A-A的虚拟水平面切割工作示例3的存储单元的第一修改时，配置工作示例3的存储单元的第一修改的组件的布置状态的概念图。
[图30]图30A和图30B是沿工作示例4的存储单元的图32的箭头标记A-A和箭头标记B-B截取的示意性局部截面图。
[图31]图31是工作示例4的存储单元的等效电路图。
[图32]图32是当沿包括图30A的箭头标记A-A的虚拟水平面切割工作示例4的存储单元时，配置工作示例4的存储单元的组件的布置状态的概念图。
[图33]图33是当沿包括图30A的箭头标记B-B的虚拟水平面切割工作示例4的存储单元时，配置工作示例4的存储单元的组件的布置状态的概念图。
[图34]图34是当沿包括图30A的箭头标记C-C的虚拟水平面切割工作示例4的存储单元时，配置工作示例4的存储单元的组件的布置状态的概念图。
[图35]图35是当沿包括图30A的箭头标记D-D的虚拟水平面切割工作示例4的存储单元时，配置工作示例4的存储单元的组件的布置状态的概念图。
[图36]图36是当沿包括图30A的箭头标记E-E的虚拟水平面切割工作示例4的存储单元时，配置工作示例4的存储单元的组件的布置状态的概念图。
[图37]图37是当沿包括图30A的箭头标记F-F的虚拟水平面切割工作示例4的存储单元时，配置工作示例4的存储单元的组件的布置状态的概念图。
[图38]图38A、图38B和图38C是沿工作示例1的存储单元的第三修改的图39的箭头标记A-A、箭头标记B-B和箭头标记C-C截取的示意性局部截面图。
[图39]图39是当沿包括图38A的箭头标记A-A的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图40]图40是当沿包括图38A的箭头标记B-B的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图41]图41是当沿包括图38A的箭头标记C-C的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图42]图42是当沿包括图38A的箭头标记D-D的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图43]图43是当沿包括图38A的箭头标记E-E的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图44]图44是当沿包括图38A的箭头标记F-F的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图45]图45是当沿类似于包括图38A的箭头标记A-A的虚拟水平面的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图46]图46是当沿类似于包括图38A的箭头标记B-B的虚拟水平面的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图47]图47是当沿类似于包括图38A的箭头标记C-C的虚拟水平面的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图48]图48是当沿类似于包括图38A的箭头标记D-D的虚拟水平面的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图49]图49是当沿类似于包括图38A的箭头标记E-E的虚拟水平面的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图50]图50是当沿类似于包括图38A的箭头标记F-F的虚拟水平面的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态的概念图。
[图51]图51是当沿类似于图17所示的虚拟水平面切割工作示例2的存储单元的第一修改时，配置工作示例2的存储单元的第一修改的组件的布置状态的概念图。
[图52]图52A和图52B是示出日本专利公开第2008-205168号中公开的SRAM存储器的大小的示意图。
具体实施方式
在下文中，尽管参考附图基于工作示例描述了本公开，但是本公开不限于工作示例，并且在工作示例中的各种数值和材料是示例性的。应当注意，以以下顺序给出描述。
1.关于本公开的整个存储单元和CMOS反相器电路的描述
2.工作示例1(本公开的存储单元和CMOS反相器电路、本公开的第一形式的存储单元、本公开的第一配置的存储单元)
3.工作示例2(工作示例1的修改、本公开的第一形式的存储单元、本公开的第二配置的存储单元)
4.工作示例3(工作示例1的另一种修改、本公开的第二形式的存储单元、本公开的第一配置的存储单元)
5.工作示例4(工作示例2的修改、本公开的第二形式的存储单元、本公开的第二配置的存储单元)
6.其他
<关于本公开的整个存储单元和CMOS反相器电路的描述>
本公开的存储单元可形成为使得
第1A晶体管、第1B晶体管、第2A晶体管和第2B晶体管的漏极区以及第一传输晶体管和第二传输晶体管的一个源极区/漏极区形成在基板(特别是在基板的正上方)上；并且
第一漏极区-连接部和第二漏极区-连接部形成在基板(特别是基板的顶面部分)上。应当注意，为了便于描述，有时将具有刚刚描述的此类形式的本公开的存储单元称为“本公开的第一形式的存储单元”。此外，在这种情况下，本公开的存储单元可形成为使得第一漏极区-连接部和第二漏极区-连接部均包括形成在基板上的高浓度杂质区或导电材料层(例如，硅化物层、自对准硅化物层或由公知的导电材料制成的层)。此外，如果第一电源线和第二电源线由公知的配线材料配置就足够了。
可选地，本公开的存储单元可形成为使得
第1A晶体管、第1B晶体管、第2A晶体管和第2B晶体管的源极区以及第一传输晶体管和第二传输晶体管的一个源极区/漏极区形成在基板(特别是在基板的正上方)上；并且
第一电源线和第二电源线形成在基板(特别是基板的顶面部分)上。应当注意，为了便于描述，有时将具有刚刚描述的此类形式的本公开的存储单元称为“本公开的第二形式的存储单元”。此外，在这种情况下，本公开的存储单元可形成为使得第一电源线和第二电源线均包括基板上的高浓度杂质区或导电材料层(例如，硅化物层、自对准硅化物层或由公知的导电材料制成的层)。此外，如果第一漏极区-连接部和第二漏极区-连接部由公知的配线材料配置就足够了。
包括上述各种优选形式的本公开的存储单元可形成为使得
第一传输晶体管的另一源极区/漏极区连接到第一位线，
第二传输晶体管的另一源极区/漏极区连接到第二位线，
第一传输晶体管的一个源极区/漏极区连接到第一漏极区-连接部，并且
第二传输晶体管的一个源极区/漏极区连接到第二漏极区-连接部。此外，在这种情况下，本公开的存储单元可形成为使得第一电源线、第二电源线、第一位线和第二位线在第一方向上延伸。如果第一位线和第二位线由公知的配线材料配置就足够了。
此外，包括上述各种优选形式的本公开的存储单元可形成为使得，第一电源线、第二电源线、第一位线和第二位线延伸的方向是第一方向，并且与第一方向正交的方向是第二方向，相邻的存储单元相对于边界线(在第一方向上延伸的边界线、在第二方向上延伸的边界线或在第一方向和第二方向上延伸的边界线)线对称地布置。
此外，包括上述各种优选形式的本公开的存储单元可形成为使得，第一CMOS反相器电路和第二反相器电路相对于存储单元的中心轴线对称地布置两次。存储单元的中心轴线是平行于基板的法线方向的直线。
此外，包括上述各种优选形式的本公开的存储单元可被配置为使得
第一传输晶体管和第二传输晶体管公共的栅电极层(第三栅电极层)也用作字线，并且
字线在不同于第一电源线、第二电源线、第一位线和第二位线延伸的第一方向的第二方向(特别是，例如，在与第一方向正交的第二方向)上延伸。应当注意，为了便于描述，有时将具有刚刚描述的此类形式的本公开的存储单元称为“本公开的第一配置的存储单元”。此外，在这种情况下，包括上述各种优选形式的本公开的存储单元可被配置为使得
第一电源线的正交投影图像与第1A晶体管的源极区的正交投影图像的一部分重叠，并且还与第2A晶体管的源极区的正交投影图像的一部分重叠，并且
第二电源线的正交投影图像与1B晶体管的源极区的正交投影图像的一部分重叠，并且还与2B晶体管的源极区的正交投影图像的一部分重叠。此外，包括上述各种优选形式的本公开的存储单元可形成为使得，在所描述的配置中，以下正交投影图像基本上彼此不重叠：
[A]配置第1A晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像；
[B]配置第1B晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像；
[C]配置第2A晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像；
[D]配置第2B晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像；
[E]配置第一传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像；以及
[F]配置第二传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像。此外，包括上述各种优选形式的本公开的存储单元可形成为使得，在所描述的配置中，
配置第1A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像以及配置第1B晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像基本上彼此重叠，
配置第2A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像以及配置第2B晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像基本上彼此重叠，并且
配置第一传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像以及配置第二传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像基本上彼此重叠。此外，包括上述各种优选形式的本公开的存储单元可被配置为使得，在所描述的配置中，
第一电源线和第二电源线布置在第一级中，并且
第一位线和第二位线布置在不同于第一级的第二级中。第一级可相对于第二级定位在基板侧，或者第二级可相对于第一级定位在基板侧。字线对应于第一传输晶体管和第二传输晶体管公共的第三栅电极层的延伸，并且由与第三栅电极层相同的材料配置。考虑到各种晶体管的制造上的偏差来确定基本上彼此重叠或不重叠的正交投影图像，并且即使正交投影图像彼此之间不稍微重叠，也可确定它们彼此重叠，并且即使正交投影图像彼此稍微重叠，也可确定它们彼此不重叠。这类似地适用于下面给出的描述。
本公开的第一配置的存储单元可形成为使得配置一个存储单元的第1B晶体管的源极区所连接的第二电源线连接到配置沿第二方向与一个存储单元相邻的存储单元的第2B晶体管的源极区(存储单元位于沿第一方向延伸的边界线上)。特别地，本公开的第一配置的存储单元可形成为使得配置一个存储单元的第1B晶体管的源极区和配置沿第二方向与一个存储单元相邻的存储单元的第2B晶体管的源区连接到同一第二电源线。例如，对第一电源线施加Vdd，并且对第二电源线施加例如Vss。
可选地，包括上述各种优选形式的本公开的存储单元可被配置为使得
第一传输晶体管的栅电极层和第二传输晶体管的栅电极层连接到字线，并且
字线在不同于第一电源线、第二电源线、第一位线和第二位线延伸的第一方向的第二方向上延伸(特别地，例如，在与第一方向正交的第二方向上)。应当注意，为了便于描述，有时将刚刚描述的此类形式的本公开的存储单元称为“本公开的第二配置的存储单元”。此外，在这种情况下，本公开的存储单元可被配置为使得
[a]配置第1A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像，
[b]配置第1B晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像，以及
[c]配置第一传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像彼此基本上重叠，并且
[d]配置第2A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像，
[e]配置第2B晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像，以及
[f]配置第二传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第二方向的虚拟平面(虚拟垂直平面)的正交投影图像基本上彼此重叠。此外，本公开的存储单元可被配置为使得，在所描述的配置中，
第一电源线、第二电源线、第一位线和第二位线布置在第一级中，并且
字线布置在不同于第一级的第二级中。第一级可相对于第二级定位在基板侧，或者第二级可相对于第一级定位在基板侧。
此外，包括上述各种优选形式的本公开的存储单元可形成为使得第一电源线和第二电源线不设置在第一传输晶体管和第二传输晶体管上方。
本公开的CMOS反相器电路可形成为使得
pMOS晶体管的漏极区和nMOS晶体管的漏极区形成在基板上，以及
公共漏极区-连接部形成在基板上，或者本公开的CMOS反相器电路可形成为使得
pMOS晶体管的源极区和nMOS晶体管的源极区形成在基板上，并且
第一电源线和第二电源线形成在基板上。
在包括上述各种优选形式和配置的本公开的存储单元或CMOS反相器电路(在某些情况下，在下文中统称为“本公开的存储单元等”)中，作为基板，可列举硅半导体基板、SOI(绝缘体上的Si)基板和SGOI(绝缘体上的SiGe)基板。
本公开的存储单元等可形成为使得各种晶体管具有纳米线结构、纳米片结构或纳米管结构。此外，本公开的存储单元等可形成为使得沟道形成区在其整个外周上被栅极绝缘膜覆盖，并且栅电极层形成为与栅极绝缘膜接触(即，在栅极绝缘膜上)。特别地，各种晶体管是具有GAA(全方位栅极)结构的垂直结构的晶体管。在各种晶体管中，为了便于描述，有时将漏极区、沟道形成区和源极区的堆叠体称为“沟道结构部”。如果在本公开的存储单元等中的各种晶体管中，配置一个晶体管的沟道结构部的数目是一个或两个或更多个就足够了。作为沟道结构部的形成方法，可列举出外延CVD法、等离子体CVD法和原子层CVD法。
作为用于配置nMOS晶体管和pMOS晶体管的沟道结构部的材料，可列举Si或SiGe、Ge和InGaAs。特别地，本公开的存储单元等可形成为使得在nMOS晶体管中，沟道结构部由硅(Si)配置，并且在pMOS晶体管中，沟道结构部由硅锗(SiGe)、锗(Ge)或InGaAs配置。
然而，这不是限制性的，并且本公开的存储单元等可形成为使得
nMOS晶体管的沟道结构部由硅锗(SiGe)配置，并且
pMOS晶体管的沟道结构部由硅(Si)、锗(Ge)或InGaAs配置，或者可被配置为使得
nMOS晶体管的沟道结构部由锗(Ge)配置，并且
pMOS晶体管的沟道结构部由硅(Si)、硅锗(SiGe)或InGaAS配置，或者可形成为使得
nMOS晶体管的沟道结构部由InGaAs配置，并且
pMOS晶体管的沟道结构部由硅(Si)、硅锗(SiGe)或锗(Ge)配置。
在此，从获得每个MOS晶体管的最佳功函数的观点出发，MOS晶体管是n沟道型还是p沟道型仅由用于配置栅电极层的材料的选择来确定。在沟道结构部由Si配置并且半导体装置将被制成n沟道型半导体装置的情况下，TiN、TaN、Al、TiAl和W可被列举为配置栅电极层的材料。同时，在沟道结构部由SiGe配置并且半导体装置将被制成p沟道半导体装置的情况下，TiN和W可被列举为用于配置栅电极层的材料。作为用于配置栅极绝缘膜的材料，可列举SiN、SiON和SiO2，还可列举高介电常数的材料(通常称为高k材料)，例如HfO2、HfAlON和Y2O3。
可选地，可由硅(Si)配置nMOS晶体管和pMOS晶体管的沟道结构部。此外，在这种情况下，作为用于配置nMOS晶体管的栅电极层的材料，可列举Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W以及含有金属中任一种的化合物，并且作为配置pMOS晶体管的栅电极层的材料，可列举Fe、Co、Ni、Cu、Ru、Rh、Pd、Ag、Os，Ir、Pt、Au以及含有金属中任一种的化合物。
在纳米线结构或纳米管结构中，漏极区和源极区(或一个源极区/漏极区和另一源极区/漏极区)从直径为例如5至10nm的线或管形式的沟道形成区的相对端延伸。同时，在纳米片结构中，漏极区和源极区(或一个源极区/漏极区和另一源极区/漏极区)从沟道形成区的相对端延伸，沟道形成区的横截面为大致矩形，其宽度×厚度为例如(10至50nm)×(5至10nm)。
作为导电材料或配线材料，例如，可列举硅(Si)、铝或铝基合金(例如，纯铝、Al-Si、Al-Cu、Al-Si-Cu、Al-Ge和Al-Si-Ge)、多晶硅、铜、铜合金、钨、钨合金、钛、钛合金(包括TiW、TiNW、TiN和TiAl)、WSi2、MoSi2和TaN。此外，在由硅半导体基板配置基板的情况下，尽管在基板上或上方设置有多个绝缘层或层间绝缘层，但是作为配置绝缘层或层间绝缘层的材料，可列举SiOX基材料(配置硅基氧化膜的材料)，诸如SiO2、NSG(非掺杂硅酸盐玻璃)、BPSG(硼-磷-硅酸盐玻璃)、PSG、BSG、AsSG、SbSG、PbSG、SOG(旋涂在玻璃上)、LTO(低温氧化物、低温CVD-SiO2)、低熔点玻璃或玻璃浆；SiN基材料，其包括SiON基材料，诸如SiN或SiON；SiOC；SiOF；和SiCN。可选地，也可列举无机绝缘材料，诸如氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化镁(MgO)、氧化铬(CrOx)、氧化锆(ZrO2)、铌氧化物(Nb2O5)、氧化锡(SnO2)和氧化钒(VOx)。可选地，可列举各种树脂，诸如聚酰亚胺基树脂、环氧树脂基树脂和丙烯酸树脂，或者低介电常数绝缘材料，诸如SiOCH、有机SOG和氟树脂(例如，介电常数k(＝ε/ε0)为例如3.5或更小的树脂，特别是例如碳氟化合物、环全氟代聚合物、苯并环丁烯、环状氟树脂、聚四氟乙烯、无定形四氟乙烯、聚烯丙基醚、烯丙基氟醚、聚酰亚胺氟化物、无定形碳、Parilen(聚对二甲苯)和氟化富勒烯。还可举例说明丝绸(其是陶氏化学公司(TheDowChemicalCo.)的商标，并且是一种涂覆型低介电常数的层间绝缘膜材料)、火炬(其是霍尼韦尔电子材料公司(HoneywellElectronicMaterialsCo.)的商标，并且是一种聚烯丙基醚(PAE))基材料)。此外，它们可单独使用或以适当的组合使用。绝缘层或层间绝缘层可基于公知的方法形成，诸如各种CVD方法、各种涂覆方法、包括溅射方法和真空沉积方法的各种PVD方法、各种印刷方法，诸如丝网印刷方法、电镀方法、电沉积方法、浸渍方法和溶胶-凝胶方法。
在本公开的存储单元等中，要施加到各种晶体管的栅电极层的电压例如是0.5至0.8伏。本公开的存储单元和CMOS反相器电路不仅可应用于诸如逻辑电路的数字电路，还应用于例如用于对成像装置或用于配置成像装置的成像设备(光接收设备)的驱动电路执行控制的逻辑电路。然而，它们不是限制性的。
工作示例1
工作示例1涉及本公开的存储单元和CMOS反相器电路，并且特别涉及本公开的第一形式的存储单元和本公开的第一配置的存储单元。
图1中描绘了工作示例1的存储单元的一部分的示意性透视图，并且图2中描绘了工作示例1的存储单元的等效电路图。图4A中描绘了沿图1和图5的箭头标记A-A截取的工作示例1的存储单元的示意性局部截面图；图4B中描绘了沿图1和图5的箭头标记B-B截取的工作示例1的存储单元的示意性局部截面图；并且图4C中描绘了沿图1和图5的箭头标记C-C截取的工作示例1的存储单元的示意性局部截面图。此外，图5、图6、图7、图8、图9和图10中描绘了当沿包括图4A的箭头标记A-A的垂直水平面、包括图4A的箭头标记B-B的虚拟水平面、包括图4A的箭头标记C-C的虚拟水平面、包括图4A的箭头标记D-D的虚拟水平面、包括图4A的箭头标记E-E的虚拟水平面以及包括图4A的箭头标记F-F的虚拟水平面切割工作示例1的存储单元时，配置工作示例1的存储单元的组件的布置状态的概念图。此外，图3A中描绘了工作示例1的CMOS反相器电路的一部分的示意性透视图，并且图3B中描绘了等效电路图。应当注意，图4A、图4B和图4C中省略了部分阴影线。此外，在图5、图6、图7、图8、图9和图10中，描绘了九个存储单元，并且存储单元之间的边界线由虚线表示。
下文中描述的工作示例1或工作示例2至4的存储单元中的每一个是包括触发器电路的存储单元，该触发器电路包括第一CMOS反相器电路和第二反相器电路以及两个传输晶体管TR5和TR6。第一CMOS反相器电路包括第1A晶体管TR1和第1B晶体管TR2，并且第二CMOS反相器电路包括第2A晶体管TR3和第2B晶体管TR4。在此，第1A晶体管TR1包括pMOS晶体管，该pMOS晶体管包括堆叠在一起的漏极区11、沟道形成区12和源极区13，并且还包括栅电极层81。此外，第1B晶体管TR2包括nMOS晶体管，该nMOS晶体管包括堆叠在一起的漏极区21、沟道形成区22和源极区23，并且还包括栅电极层81。此外，第2A晶体管TR3包括pMOS晶体管，该pMOS晶体管包括堆叠在一起的漏极区31、沟道形成区32和源极区33，并且还包括栅电极层82。此外，第2B晶体管TR4包括nMOS晶体管，该nMOS晶体管包括漏极区41、沟道形成区42和源极区43，并且还包括栅电极层82。传输晶体管TR5和TR6中的每一个均包括一个源极区/漏极区51或61、沟道形成区52或62和另一源极区/漏极区53或63，它们堆叠在一起并且包括nMOS晶体管。然而，也可另外由pMOS晶体管配置传输晶体管TR5和TR6中的每一个。
此外，在以下的工作示例1或工作示例2至4中任一个的存储单元中，第1A晶体管TR1的漏极区11和第1B晶体管TR2的漏极区21连接到公共的第一漏极区-连接部71，
第2A晶体管TR3的漏极区31和第2B晶体管TR4的漏极区41连接到公共的第二漏极区-连接部72，
第1A晶体管TR1和第1B晶体管TR2公共的栅电极层(第一栅电极层)81通过第一栅电极-连接部(通孔或连接孔)73连接到第二漏极区-连接部72，
第2A晶体管TR3和第2B晶体管TR4公共的栅电极层(第二栅电极层)82通过第二栅电极-连接部(通孔或连接孔)74连接到第一漏极区-连接部71，
第1A晶体管TR1的源极区13和第2A晶体管TR3的源极区33连接到公共的第一电源线91，并且
第1B晶体管TR2的源极区23和第2B晶体管TR4的源极区43连接到公共的第二电源线92。
可选地，在以下描述的工作示例1或工作示例2的存储单元中，第1A晶体管TR1的源极区13和第2A晶体管TR3的源极区33通过连接孔14和34连接到公共的第一电源线91，并且第1B晶体管TR2的源极区23和第2B晶体管TR4的源极区43通过连接孔24和44连接到公共的第二电源线92。
此外，以下描述的工作示例1或工作示例2至4中任一个的CMOS反相器电路被配置为使得
CMOS反相器电路包括
pMOS晶体管TR1，包括堆叠在一起的漏极区11、沟道形成区12和源极区13，并且还包括栅电极层81，以及
nMOS晶体管TR2，包括堆叠在一起的漏极区21、沟道形成区22和源极区23，并且还包括栅电极层81，
pMOS晶体管TR1的漏极区11和nMOS晶体管TR2的漏极区21连接到公共的第一漏极区-连接部71，
pMOS晶体管TR1和nMOS晶体管TR2公共的栅电极层81通过栅电极-连接部(通孔或连接孔)73连接到形成在基板70上(特别是在基板70的顶面部分上)的公共栅极配线部72，
pMOS晶体管TR1的源极区13连接到第一电源线91；以及
nMOS晶体管TR2的源极区23连接到第二电源线92。
可选地，以下描述的工作示例1或工作示例2至4中任一个的CMOS反相器电路被配置为使得
CMOS反相器电路包括
pMOS晶体管TR3，包括堆叠在一起的漏极区31、沟道形成区32和源极区33，并且还包括栅电极层82，以及
nMOS晶体管TR4，包括堆叠在一起的漏极区41、沟道形成区42和源极区43，并且还包括栅电极层82，
pMOS晶体管TR3的漏极区31和nMOS晶体管TR4的漏极区41连接到公共漏极区-连接部72，
pMOS晶体管TR3和nMOS晶体管TR4公共的栅电极层82通过栅电极-连接部(通孔或连接孔)74连接到形成在基板70上(特别是在基板70的顶面部分上)的公共栅极配线部71，
pMOS晶体管TR3的源极区33连接到第一电源线91，并且
nMOS晶体管TR4的源极区43连接到第二电源线92。
此外，在以下描述的工作示例1或工作示例2的CMOS反相器电路中，pMOS晶体管TR1和TR3的漏极区11和31以及nMOS晶体管TR2和TR4的漏极区21和41形成在基板70上(特别是基板70的正上方)，并且公共漏极区-连接部71和72形成在基板70上(特别是基板70的顶面部分上)。
此外，在以下描述的工作示例1或工作示例2的存储单元中，第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3和第2B晶体管TR4的漏极区11、21、31和41以及第一传输晶体管TR5和第二传输晶体管TR6的一个源极区/漏极区51和61形成在基板70上(特别是在基板70的正上方)，并且第一漏极区-连接部71和第二漏极第二漏极区-连接部72形成在基板70上(特别是在基板70的顶面部分上)。第一漏极区-连接部71和第二漏极区-连接部72包括形成在基板70上(特别是在基板70的顶面部分上)的高浓度杂质区或导电材料层，或者包括具有电阻成分的层，诸如由绝缘材料层包围的扩散电阻层或金属材料层，以便与周围环境绝缘。
在工作示例1的存储单元中，第一传输晶体管TR5的另一源极区/漏极区53通过连接孔54和55连接到第一位线93(BL)，并且第二传输晶体管TR6的另一源极区/漏极区63通过连接孔64和65连接到第二位线94(BL')。第一传输晶体管TR5的一个源极区/漏极区51连接到第一漏极区-连接部71，并且第二传输晶体管TR6的一个源极区/漏极区61连接到第二漏极区-连接部72。第一电源线91、第二电源线92、第一位线93和第二位线94在第一方向上延伸，并且由公知的配线材料配置。应当注意，尽管第二位线94通常由在其上加上“-”的符号BL表示，但是在本说明书中有时也被表示为“BL”。
在以下描述的工作示例1或工作示例3的存储单元中，第一CMOS反相器电路和第二反相器电路相对于存储单元的中心轴线对称地布置两次。在图5或图15中，一个存储单元的中心轴线由黑色圆圈“CA”表示。
在以下描述的工作示例1或工作示例3的存储单元中，第一传输晶体管TR5和第二传输晶体管TR6公共的栅电极层(第三栅电极层)83也用作字线WL。字线WL在不同于第一方向的第二方向上延伸(特别地，例如，在与第一方向正交的第二方向上)并且连接到外围电路。如图9所示，第一电源线91的正交投影图像与第1A晶体管TR1的源极区13的正交投影图像的一部分重叠，并且还与第2A晶体管TR3的源极区33的正交投影图像的一部分重叠。第二电源线92的正交投影图像与第1B晶体管TR2的源极区23的正交投影图像的一部分重叠，并且还与第2B晶体管TR4的源极区43的正交投影图像的一部分重叠。然而，以下正交投影图像基本上彼此不重叠：
[A]配置第1A晶体管TR1的漏极区11、沟道形成区12和源极区13(以下有时称为“第1A晶体管TR1的沟道结构部”)到垂直于第一方向的虚拟垂直平面的正交投影图像；
[B]配置第1B晶体管TR2的漏极区21、沟道形成区22和源极区23(以下有时称为“第1B晶体管TR2的沟道结构部”)到垂直于第一方向的虚拟垂直平面的正交投影图像，
[C]配置第2A晶体管TR3的漏极区31、沟道形成区32和源极区33(以下有时称为“第2A晶体管TR3的沟道结构部”)到垂直于第一方向的虚拟垂直平面的正交投影图像；
[D]配置第2B晶体管TR4的漏极区41、沟道形成区42和源极区43(以下有时称为“第2B晶体管TR4的沟道结构部”)到垂直于第一方向的虚拟垂直平面的正交投影图像；
[E]配置第一传输晶体管TR5的一个源极区/漏极区51、沟道形成区52和另一源极区/漏极区53(以下有时称为“第一传输晶体管TR5的沟道结构部”到垂直于第一方向的虚拟垂直平面的正交投影图像；以及
[F]配置第二传输晶体管TR6的一个源极区/漏极区61、沟道形成区62和另一源极区/漏极区63(以下有时称为“第二传输晶体管TR6的沟道结构部”)到垂直于第一方向的虚拟垂直平面的正交投影图像。在此，虚拟水平面和虚拟垂直面表示与基板的表面水平的虚拟平面和与基板的表面垂直的虚拟平面。
另外，在以下描述的工作示例1或工作示例3的存储单元中，
第1A晶体管TR1的沟道结构部的正交投影图像和第1B晶体管TR2的沟道结构部的正交投影图像到垂直于第二方向的虚拟垂直平面基本上彼此重叠，
第2A晶体管TR3的沟道结构部的正交投影图像和第2B晶体管TR4的沟道结构部的正交投影图像到垂直于第二方向的虚拟垂直平面基本上彼此重叠，并且
第一传输晶体管TR5的沟道结构部的正交投影图像和第二传输晶体管TR6的沟道结构部的正交投影图像到垂直于第二方向的虚拟垂直平面基本上彼此重叠。
此外，在工作示例1的存储单元中，第一电源线91和第二电源线92布置在第一级中，并且第一位线93和第二位线94布置在不同于第一级的第二级中。尽管在所示的示例中，第一级相对于第二级位于基板侧，但是第二级可相对于第一级位于基板侧。
另外，在以下描述的工作示例1或工作示例3的存储单元中，配置特定存储单元的第1B晶体管TR2的源极区23连接到配置沿第二方向与特定存储单元相邻的第2B晶体管TR4的源极区43的第二电源线92(存储单元位于沿第一方向延伸的边界线上)。具体地，配置一个存储单元的第1B晶体管TR2的源极区23和配置沿第二方向与一个存储单元相邻的存储单元的第2B晶体管TR4的源极区43连接到相同的第二电源线92。施加到第一电源线91的是Vdd，并且施加到第二电源线92的是Vss。在第一传输晶体管TR5和第二传输晶体管TR6的上方，没有设置第一电源线91和第二电源线92。
在以下描述的工作示例1或工作示例2至4中任一个中，晶体管TR1、TR2、TR3、TR4、TR5和TR6(为了描述方便，以下有时称为“晶体管TR1等”)具有纳米线结构。沟道形成区12、22、32、42、52和62在其整个圆周上被栅极绝缘膜84覆盖，并且栅电极层81、82和83形成为与栅极绝缘膜84接触(即，在栅极绝缘膜84上)。基板70包括例如硅半导体基板。在晶体管TR1等中，配置一个晶体管的沟道结构部的数目可为一个或两个或更多个。nMOS晶体管TR2、TR4、TR5和TR6的沟道结构部由硅(Si)配置，而pMOS晶体管TR1和TR3的沟道结构部由硅锗(SiGe)配置。作为配置nMOS晶体管TR2、TR4、TR5和TR6的栅电极层81和83以及pMOS晶体管TR1和TR3的栅电极层82的材料，可使用TiN。作为配置栅极绝缘膜84的材料，可列举SiN、SiON和SiO2，并且可列举高介电常数材料(通常称为高k材料)，例如HfO2、HfAlON和Y2O3等。
在下文中，描述了工作示例1的存储单元的制造方法的概述。然而，存储单元的制造方法不限于以下描述的方法。
[步骤100]
首先，基于公知的方法，在包括硅半导体基板的基板70的预定区中形成具有STI(浅沟槽隔离)结构的设备隔离区(未示出)，使得激活区不会短路。
[步骤110]
然后，为了形成阱，在基板70的预定区中进行离子注入。此后，基于公知的离子注入方法，第一漏极区-连接部71和第二漏极区-连接部72形成在基板70上，每个漏极区-连接部均包括高浓度杂质区。然后，在基于公知的方法在整个区上形成绝缘层79A之后，在第一漏极区-连接部71和第二漏极区-连接部72上方的绝缘层79A中分别形成第二栅电极-连接部(通孔或连接孔)74和第一栅电极-连接部(通孔或连接孔)73。
[步骤120]
然后，在绝缘层79A的将要形成第1A晶体管TR1的漏极区11和第2A晶体管TR3的漏极区31的部分处形成开口。此后，基于外延生长方法，形成由含有p型杂质的SiGe配置的晶体管TR1的漏极区11和31，并且形成由SiGe配置的晶体管TR1的沟道形成区12和32，随后形成由含有p型杂质的SiGe配置的晶体管TR1的源极区13和33。然后，用适当的掩模材料覆盖第1A晶体管TR1和第2A晶体管TR3的沟道形成区12和32以及源极区13和33。
[步骤130]
然后，在绝缘层79A的将要形成第1B晶体管TR2的漏极区21、第2B晶体管TR4的漏极区41、第一传输晶体管TR5的一个源极区/漏极区51和第二传输晶体管TR6的一个源极区/漏极区61的部分处形成开口。然后，基于外延生长方法形成由含有n型杂质的Si配置的晶体管的漏极区21和41以及一个源极区/漏极区51和61，然后形成由Si配置的晶体管的沟道形成区22、42、52和62，随后形成由含有n型杂质的Si配置的晶体管的源极区23和43以及另一源极区/漏极区53和63。此后，去除掩模材料。
[步骤140]
然后，基于公知的方法，栅极绝缘膜84形成在绝缘层79A上突出的第1A晶体管TR1的沟道形成区12、第1B晶体管TR2的沟道形成区22、第2A晶体管TR3的沟道形成区32、第2B晶体管TR4的沟道形成区42、第一传输晶体管TR5的沟道形成区52和第二传输晶体管TR6的沟道形成区62的外表面上。尽管栅极绝缘膜84也形成在晶体管的源极区13、23、33、43、53和63的外表面上，但是即使在部分处留下栅极绝缘膜84也没有问题。此外，未描绘这些部分处的栅极绝缘膜。
[步骤150]
此后，基于公知的方法，由TiN配置的栅电极层81、82、83形成在绝缘层79A上，以包围形成在突出在绝缘层9A上的第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3、第2B晶体管TR4、第一传输晶体管TR5和第二传输晶体管TR6的沟道形成区12、22、32、42、52和62的外表面上的栅绝缘膜84。
[步骤160]
然后，绝缘层79B形成在整个区上方，并进行平坦化工艺，以在绝缘层79B的顶面上暴露第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3、第2B晶体管TR4的源极区13、23、33和43的顶面以及第一传输晶体管TR5和第二传输晶体管TR6的另一源极区/漏极区53和63的顶面。
[步骤170]
此后，层间绝缘层79C形成在整个区上方，在第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3、第2B晶体管TR4的源极区13、23、33和43上方的层间绝缘层79C的部分处形成开口，并且在包括开口内部的层间绝缘层79C上形成连接孔14、24、34和44以及第一电源线91和第二电源线92。另外，在第一传输晶体管TR5和第二传输晶体管TR6的源极区53和63上方的的层间绝缘层79C的部分处形成开口，并且在开口中形成连接孔54和64。
[步骤180]
然后，层间绝缘层79D形成在整个区上方，在连接孔54和64上方的层间绝缘层79D的部分处形成开口，并且在包括开口内部的层间绝缘层79D上形成连接孔55和65以及第一位线93和第二位线94。工作示例1的存储单元可以这种方式获得。
在工作示例1的存储单元中，第1A晶体管TR1和第1B晶体管TR2的漏极区11和21连接到公共的第一漏极区-连接部71；第2A晶体管TR3和第2B晶体管TR4的漏极区31和41连接到公共的第二漏极区-连接部72；第1A晶体管TR1和第1B晶体管TR2公共的第一栅电极层81通过第一栅电极-连接部73连接到第二漏极区-连接部72；第2A晶体管TR3和第2B晶体管TR4公共的第二栅电极层82通过第二栅电极-连接部74连接到第一漏极区-连接部71；第1A晶体管TR1和第1B晶体管TR2的源极区13和33连接到公共的第一电源线91；并且第1B晶体管TR2和第2B晶体管TR4的源极区23和43连接到公共的第二电源线92。因此，可实现存储单元面积的减小。应当注意，存储单元的面积为36Δ2(6Δ×6Δ)。此外，尽管对于一个存储单元，提供一条字线WL、两条位线93和94、一条第一电源线91和一条第二电源线92，但是用于提供配线的配线层的数目可为三个，并且可使配线层的数目少于过去。此外，在工作示例1的CMOS反相器电路中，pMOS晶体管TR1和TR3的漏极区11和31以及nMOS晶体管TR2和TR4的漏极区21和41连接到公共漏极区-连接部71和72，并且pMOS晶体管TR1和TR3以及nMOS晶体管TR2和TR4公共的栅电极层82通过栅电极-连接部73和74连接到形成在基板70上(特别是在基板70的顶面部分上)的公共栅极配线部72和71。因此，可减小CMOS反相器电路的面积。
尽管图11和图12中描绘了当沿包括图4A的箭头标记A-A的虚拟水平面切割工作示例1的存储单元的第一修改和第二修改时，配置工作示例1的存储单元的第一修改和第二修改的组件的布置状态的概念图，不仅可使用其中相邻存储单元相对于在第一方向上延伸的边界线线对称地布置的形式(参考图11)，并且还可使用其中相邻存储单元相对于在第二方向上延伸的边界线线对称地布置的形式(参考图12)。应当注意，图11和图12是类似于图5的概念图。
工作示例2
工作示例2是工作示例1的修改，并且涉及本公开的第一形式的存储单元和本公开的第二配置的存储单元。
图13A中描绘了沿图15的箭头标记A-A截取的工作示例2的存储单元的示意性局部截面图，图13B中描绘了沿图15的箭头标记B-B截取的工作示例2的存储单元的示意性局部截面图，并且图14中描绘了工作示例2的存储单元的等效电路图。此外，图15、图16、图17、图18、图19和图20中描绘了当沿包括图13A的箭头标记A-A的虚拟水平面、包括图13A的箭头标记B-B的虚拟水平面、包括图13A的箭头标记C-C的虚拟水平面、包括图13A的箭头标记D-D的虚拟水平面、包括图13A的箭头标记E-E的虚拟水平面以及包括工作示例2的存储单元的图13A的箭头标记F-F的虚拟水平面切割工作示例2的存储单元时，配置工作示例2的存储单元的组件的布置状态的概念图。应当注意，在图13A和图13B中，省略了阴影线的一部分，并且在图13B中，描绘了字线(WL)95的侧面。此外，在图15、图16、图17、图18、图19和图20中，描绘了八个存储单元，并且存储单元之间的边界线由虚线表示。
在以下描述的工作示例2或工作示例4的存储单元中，第一传输晶体管TR5的栅电极层85和第二传输晶体管TR6的栅电极层86连接到字线(WL)95。字线WL在不同于第一电源线91、第二电源线92、第一位线(BL)93和第二位线(BL')94延伸的第一方向的第二方向上延伸(特别地，例如，在垂直于第一方向的第二方向上延伸)，并且连接到外围电路。
特别地，在以下描述的工作示例2或工作示例4的存储单元中，第一传输晶体管TR5的栅电极层85通过形成在层间绝缘层79C中的连接孔87连接到字线95。另一方面，第二传输晶体管TR6的栅电极层86通过形成在层间绝缘层79C中的连接孔88和配线部96连接到字线95。字线95和配线部96形成在层间绝缘层79D上，并且连接孔87和88设置在绝缘层79B以及层间绝缘层79C和79D上。
在工作示例2的存储单元中，第一传输晶体管TR5的另一源极区/漏极区53通过设置在层间绝缘层79C中的连接孔54连接到第一位线(BL)93，并且第二传输晶体管TR6的另一源极区/漏极区63通过设置在层间绝缘层79C中的连接孔64连接到第二位线94(BL')。第1A晶体管TR1的源极区13和第2A晶体管TR3的源极区33通过形成在层间绝缘层79C中的连接孔14和34连接到公共的第一电源线91。第1B晶体管TR2和第2B晶体管TR4的源极区23和43通过形成在层间绝缘层79C中的连接孔24和44连接到公共的第二电源线92。第1A晶体管TR1的漏极区11、第1B晶体管TR2的漏极区21和第一传输晶体管TR5的一个源极区/漏极区51连接到第一漏极区-连接部71，并且第2A晶体管TR3的漏极区31、第2B晶体管TR4的漏极区41和第二传输晶体管TR6的一个源极区/漏极区61连接到第二漏极区-连接部72。在第一传输晶体管TR5和第二传输晶体管TR6上方，没有设置第一电源线91和第二电源线92。第一电源线91、第二电源线92、第一位线93和第二位线94形成在层间绝缘层79C上。
此外，在以下描述的工作示例2或实施例4的存储单元中，相邻的存储单元相对于在第一方向上延伸的边界线、在第二方向上延伸的边界线或在第一方向和第二方向上延伸的边界线线对称地布置。在所示的示例中，相邻的存储单元相对于在第一方向上延伸的边界线和在第二方向上延伸的边界线线对称地布置。此外，第一CMOS反相器电路和第二反相器电路相对于存储单元的中心轴线对称地布置两次。在图15和图36中，一个存储单元的中心轴线由黑圈“CA”表示。
另外，在以下描述的工作示例2或实施例4的存储单元中，
[a]第1A晶体管TR1的沟道结构部到垂直于第二方向的虚拟垂直平面的正交投影图像，
[b]第1B晶体管TR2的沟道结构部到垂直于第二方向的虚拟垂直平面的正交投影图像，以及
[c]第一传输晶体管TR5的沟道结构部到垂直于第二方向的虚拟垂直平面的正交投影图像基本上彼此重叠，并且
[d]第2A晶体管TR3的沟道结构部到垂直于第二方向的虚拟垂直平面的正交投影图像，
[e]第2B晶体管TR4的沟道结构部到垂直于第二方向的虚拟垂直平面的正交投影图像，以及
[f]第二传输晶体管TR6的沟道结构部到垂直于第二方向的虚拟垂直平面的正交投影图像基本上彼此重叠。
此外，在工作示例2的存储单元中，第一电源线91、第二电源线92、第一位线93和第二位线94布置在第一级中，并且字线95布置在不同于第一级的第二级中。尽管在所示的示例中，第一级相对于第二级位于基板侧，但是第二级可相对于第一级位于基板侧。
由于除上述事项外，可使工作示例2的存储单元在配置和结构上与工作示例1的存储单元基本相似，因此省略其详细描述。
工作示例3
尽管工作示例3也是工作示例1的修改，但是它涉及本公开的第二形式的存储单元和本公开的第一配置的存储单元。
图21A中描绘了沿图24的箭头标记A-A截取的工作示例3的存储单元的示意性局部截面图；图21B中描绘了沿图24的箭头标记B-B截取的工作示例3的存储单元的示意性局部截面图；图21C描绘了沿图24的箭头标记C-C截取的工作示例3的存储单元的示意性局部截面图；图22A中描绘了沿图24的箭头标记D-D截取的工作示例3的存储单元的示意性局部截面图；并且图22B中描绘了沿图24的箭头标记E-E截取的工作示例3的存储单元的示意性局部截面图。此外，图23中描绘了工作示例3的存储单元的等效电路图。此外，图24、图25、图26、图27和图28中描绘了当沿包括工作示例3的存储单元的图21A的箭头标记A-A的虚拟水平面、包括图21A的箭头标记B-B的虚拟水平面、包括图21A的箭头标记C-C的虚拟水平面、包括图21A的箭头标记D-D的虚拟水平面以及包括图21A的箭头标记E-E的虚拟水平面切割工作示例3的存储单元时，配置工作示例3的存储单元的组件的布置状态的概念图。应当注意，在图21A、图21B、图21C、图22A和图22B中，省略了阴影线的一部分。此外，在图24、图25、图26、图27和图28中，描绘了六个存储单元，并且存储单元之间的边界线由虚线表示。
在工作示例3的存储单元中，第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3和第2B晶体管TR4的源极区13、23、33和43以及第一传输晶体管TR5和第二传输晶体管TR6的另一源极区/漏极区53和63形成在基板70上(特别是在基板70的正上方)，并且第一电源线91和第二电源线92形成在基板70上(特别是在基板70的顶面部分上)。第一电源线91和第二电源线92均包括形成在基板70上(特别是在基板70的顶面部分上)的高浓度杂质区或导电材料层，或者包括由绝缘材料层包围并与周围绝缘的金属材料层。
第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3、第2B晶体管TR4、第一传输晶体管TR5和第二传输晶体管TR6被层间绝缘层79C覆盖，并且层间绝缘层79D形成在层间绝缘层79C上。
第1A晶体管TR1的源极区13和第2A晶体管TR3的源极区33连接到公共的第一电源线91，并且第1B晶体管TR2的源极区23和第2B晶体管TR4的源极区43连接连接到公共的第二电源线92。
此外，第1A晶体管TR1的漏极区11通过设置在层间绝缘层79C中的连接孔14连接到第一漏极区-连接部71，并且第1B晶体管TR2的漏极区21通过设置在层间绝缘层79C中的连接孔24连接到第一漏极区-连接部71。第一传输晶体管TR5的一个源极区/漏极区51通过设置在层间绝缘层79C中的连接孔54连接到第一漏极区-连接部71。第2A晶体管TR3的漏极区31通过设置在层间绝缘层79C中的连接孔34连接到第二漏极区-连接部72，并且第2B晶体管TR4的漏极区41通过设置在层间绝缘层79C中的连接孔44连接到第二漏极区-连接部72。第二传输晶体管TR6的一个源极区/漏极区61通过设置在层间绝缘层79C中的连接孔64连接到第二漏极区-连接部72。
第一传输晶体管TR5的另一源极区/漏极区53通过连接部75和连接孔76连接到设置在层间绝缘层79D上的第一位线93，连接部75包括设置在基板70上(特别是在基板70的顶面部分上)的高浓度杂质区或导电材料层，连接孔76连接到连接部75并设置在绝缘层79A和79B以及层间绝缘层79C和79D中。第二传输晶体管TR6的另一源极区/漏极区63通过连接部77和连接孔78连接到设置在层间绝缘层79D上的第二位线94，连接部77包括设置在基板70上(特别是在基板70的顶面部分上)的高浓度杂质区或导电材料层，连接孔78连接到连接部77并设置在绝缘层79A和79B以及层间绝缘层79C和79D中。
第1A晶体管TR1和第1B晶体管TR2公共的第一栅电极层81通过设置在绝缘层79B和层间绝缘层79C上的第一栅电极-连接部73连接到第二漏极区-连接部72，并且第2A晶体管TR3和第2B晶体管TR4公共的第二栅电极层82通过设置在绝缘层79B和层间绝缘层79C上的第二栅电极-连接部74连接到第一漏极区-连接部71。
第一电源线91、第二电源线92、第一位线93和第二位线94在第一方向上延伸，并且第一传输晶体管TR5和第二传输晶体管TR6公共的栅电极层(第三栅电极层)83还用作字线WL并且在第二方向上延伸。
此外，在工作示例3的CMOS反相器电路中，pMOS晶体管TR1和TR3的源极区13和33以及nMOS晶体管TR2和TR4的源极区23和43形成在基板70上(特别是在基板70的正上方)，并且第一电源线91和第二电源线92形成在基板70上(特别是在基板70的顶面部分上)。
由于除了上述要点之外，可使工作示例3的存储单元在配置和结构上基本上类似于工作示例1的存储单元，因此省略对其的详细描述。应当注意，尽管工作示例3的存储单元的面积为48Δ2，并且与图52B所示的常规SRAM存储单元所占据的区的面积相同，但是实现了配线层数目的减少。
如图29所示，图29是类似于图25的工作示例3的第一修改的概念图，还可以采用其中相邻存储单元相对于在第一方向上延伸的边界线线对称地布置的形式。
工作示例4
工作示例4是工作示例2的修改，并且涉及本公开的第二形式的存储单元和本公开的第二配置的存储单元。
图30A中描绘了沿图36的箭头标记A-A截取的工作示例4的存储单元的示意性局部截面图；图30B中描绘了沿图36的箭头标记B-B截取的工作示例4的存储单元的示意性局部截面图；并且图31中描绘了工作示例4的存储单元的等效电路图。此外，图32、图33、图34、图35、图36和图37中描绘了当沿包括工作示例4的存储单元的图30A的箭头标记A-A的虚拟水平面、包括图30A的箭头标记B-B的虚拟水平面、包括图30A的箭头标记C-C的虚拟水平面、包括图30A的箭头标记D-D的虚拟水平面、包括图30A的箭头标记E-E的虚拟水平面以及包括图30A的箭头标记F-F的虚拟水平面切割工作示例4的存储单元时，配置工作示例4的存储单元的组件的布置状态的概念图。应当注意，在图30A和图30B中，省略了阴影线的一部分，并且在图30B中，描绘了字线(WL)95的侧面。此外，在图32、图33、图34、图35、图36和图37中，描绘了八个存储单元，并且存储单元之间的边界线由虚线表示。
在工作示例4的存储单元中，第1A晶体管TR1、第1B晶体管TR2、第2A晶体管TR3和第2B晶体管TR4的源极区13、23、33和43以及第一传输晶体管TR5和第二传输晶体管TR6的另一源极区/漏极区53和63形成在基板70上(特别是在基板70的正上方)，并且第一电源线91、第二电源线92，第一位线93和第二位线94形成在基板70上(特别是在基板70的顶面部分上)。第一电源线91、第二电源线92、第一位线93和第二位线94包括形成在基板70上(特别是在基板70的顶面部分上)的高浓度杂质区或导电材料层，或者包括由绝缘材料层包围并与周围环境绝缘的金属材料层。
在工作示例4的存储单元中，第一传输晶体管TR5的另一源极区/漏极区53连接到第一位线93(BL)，并且第二传输晶体管TR6的另一源极区/漏极区63连接到第二位线94(BL')。第1A晶体管TR1的源极区13和第2A晶体管TR3的源极区33连接到公共的第一电源线91。第1B晶体管TR2和第2B晶体管TR4的源极区23和43连接到公共的第一电源线92。第1A晶体管TR1的漏极区11、第1B晶体管TR2的漏极区21以及第一传输晶体管TR5的一个源极区/漏极区51通过连接孔14、24和54连接到第一漏极区-连接部71，并且第2A晶体管TR3的漏极区31、第2B晶体管TR4的漏极区41以及第二传输晶体管TR6的一个源极区/漏极区61通过相应的连接孔34、44和64连接到第二漏极区-连接部72。第一漏极区-连接部71和第二漏极区-连接部72设置在层间绝缘层79C上。在第一传输晶体管TR5和第二传输晶体管TR6的上方，没有设置第一电源线91和第二电源线92。
第1A晶体管TR1和第1B晶体管TR2公共的第一栅电极层81通过设置在绝缘层79B和层间绝缘层79C上的第一栅电极-连接部73连接到第二漏极区-连接部72，并且第2A晶体管TR3和第2B晶体管TR4公共的栅电极层(第二栅电极层)82通过设置在绝缘层79B和层间绝缘层79C上的第二栅电极-连接部74连接到第一漏区连接部71。
由于除了上述要点之外，可使工作示例4的存储单元在配置和结构上基本上类似于工作示例2的存储单元，因此省略对其的详细描述。
尽管已基于优选的工作示例描述了本公开，但是结合工作示例描述的存储单元或CMOS反相器电路的配置和结构、配置存储单元或CMOS反相器电路的材料以及存储单元或CMOS反相器电路的制造方法是示例性的，并且可适当地改变。此外，可根据需要适当地改变以上结合工作示例1描述的存储单元的制造方法中的步骤顺序。尽管在工作示例的描述中，基于纳米线结构描述了沟道结构部，但是也可使用纳米片结构或纳米管结构。代替硅半导体基板，也可将SOI基板用作基板。
本公开的存储单元(SRAM)可应用于2-端口-SRAM和双端口-SRAM。
图38A、图38B和图38C中描绘了沿图39的箭头标记A-A、箭头标记B-B和箭头标记C-C截取的工作示例1的存储单元的第三修改的示意性局部截面图。此外，图39、图40、图41、图42、图43和图44的概念图中描绘了当沿包括图38A的箭头标记A-A的虚拟水平面、包括图38A的箭头标记B-B的虚拟水平面、包括图38A的箭头标记C-C的虚拟水平面、包括图38A的箭头标记D-D的虚拟水平面、包括图38A的箭头标记E-E的虚拟水平面以及包括图38A的箭头标记F-F的虚拟水平面切割工作示例1的存储单元的第三修改时，配置工作示例1的存储单元的第三修改的组件的布置状态。在工作示例1的第三修改的存储单元中，不同于上文结合工作示例1描述的存储单元，
[A]配置第1A晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像，并且
[C]配置第2A晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像彼此重叠，并且
[B]配置第1B晶体管的漏极区、沟道形成区和源极区在垂直于第一方向的虚拟平面(虚拟垂直平面)上的正交投影图像，如上所述，彼此重叠，并且
[D']配置第2B晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像之间具有间隙，第2B晶体管是与第1B晶体管TR2相邻的第2B晶体管TR4。第一电源线91位于第1A晶体管TR1和第1B晶体管TR2的上方。另一方面，第二电源线92位于第1B晶体管TR2和与第1B晶体管TR2相邻的第2B晶体管TR4之间的区的上方。特别地，尽管第一电源线91的正交投影图像与第1A晶体管TR1和第1B晶体管TR2的正交投影图像重叠，但是第二电源线92不与第1B晶体管TR2和第2B晶体管TR4的正交投影图像重叠。第一位线93相对于第一传输晶体管TR5在第1B晶体管TR2侧上以移位关系位于上方，并且第二位线94相对于第二传输晶体管TR6在第2B晶体管TR4侧上以移位关系位于上方。特别地，第一位线93和第二位线94设置在位于第一电源线91和第二电源线92之间的区上方，并且第一位线93和第二位线94的正交投影图像不与第一电源线91和第二电源线92的正交投影图像重叠。
此外，图45、图46、图47、图48、图49和图50的概念图中描绘了当沿包括图38A的箭头标记A-A的虚拟水平面、包括图38A的箭头标记B-B的虚拟水平面、包括图38A的箭头标记C-C的虚拟水平面、包括图38A的箭头标记D-D的虚拟水平面、包括图38A的箭头标记E-E的虚拟水平面以及包括图38A的箭头标记F-F的虚拟水平面切割工作示例1的存储单元的第四修改时，配置工作示例1的存储单元的第四修改的组件的布置状态。在工作示例1的第四修改的存储单元中，不同于上文结合工作示例1描述的存储单元，
[A]配置第1A晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像，并且
[C]配置第2A晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面(虚拟垂直平面)的正交投影图像，如上所述，彼此不重叠，此外，在正交投影图像之间设置间隙。第一电源线91位于第1A晶体管TR1和第1B晶体管TR2之间的区的上方，并且第二电源线92位于第1B晶体管TR2和第2B晶体管TR4之间与第1B晶体管TR2相邻的的区的上方。第一电源线91的正交投影图像不与第1A晶体管TR1和第1B晶体管TR2的正交投影图像重叠，并且第二电源线92不与第1B晶体管TR2和第2B晶体管TR4的正交投影图像重叠。第一位线93位于第一传输晶体管TR5的上方，并且第二位线94位于第二传输晶体管TR6的上方。
连接孔87和88的位置可以如图51所示的方式改变，图51描绘了当工作示例2的存储单元的第一修改沿与图17所示类似的虚拟水平面切割时，配置工作示例2的存储单元的第一修改的部件的布置状态的概念图。
尽管在工作示例中，使第一电源线与第1A晶体管的源极区和第2A晶体管的源极区公共，而使第二电源线与第1B晶体管和第2B晶体管的源极区公共，在一些情况下，可使第一电源线与与第1A晶体管的源极区和第2A晶体管的源极区公共，而两条第二电源线分别连接到第1B晶体管的源极区和第2B晶体管的源极区，或者两条第一电源线分别连接到第1A晶体管的源极区和第2A晶体管的源极区，而使第二电源线与第1B晶体管的源极区和第2B晶体管的源极区公共。
应当注意，本公开也可具有如下所述的配置。
[A01]
《成像装置》
一种存储单元，包括：
触发器电路，其包括第一CMOS反相器电路和第二反相器电路；以及
两个传输晶体管，其中
第一CMOS反相器包括
第1A晶体管，包括pMOS晶体管，该pMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，以及
第1B晶体管，包括nMOS晶体管，该nMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，第二CMOS反相器电路包括
第2A晶体管，包括pMOS晶体管，该pMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，以及
第2B晶体管，包括nMOS晶体管，该nMOS晶体管包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，
传输晶体管中的每一个包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层；
第1A晶体管的漏极区和第1B晶体管的漏极区连接到公共的第一漏极区-连接部，
第2A晶体管的漏极区和第2B晶体管的漏极区连接到公共的第二漏极区-连接部，
第1A晶体管和第1B晶体管公共的栅电极层通过第一栅电极-连接部连接到第二漏极区-连接部，
第2A晶体管和第2B晶体管公共的栅电极层通过第二栅电极-连接部连接到第一漏极区-连接部，
第1A晶体管的源极区和第2A晶体管的源极区连接到公共的第一电源线，并且
第1B晶体管的源极区和第2B晶体管的源极区连接到公共的第二电源线。
[A02]
根据[A01]的存储单元，其中
第1A晶体管、第1B晶体管、第2A晶体管和第2B晶体管的漏极区以及第一传输晶体管和第二传输晶体管的一个源极区/漏极区形成在基板上，
第一漏极区-连接部和第二漏极区-连接部形成在基板上。
[A03]
根据[A02]的存储单元，其中，第一漏极区-连接部和第二漏极区-连接部均包括形成在基板上的高浓度杂质区或导电材料层。
[A04]
根据[A01]的存储单元，其中
第1A晶体管、第1B晶体管、第2A晶体管和第2B晶体管的源极区以及第一传输晶体管和第二传输晶体管的一个源极区/漏极区形成在基板上，并且
第一电源线和第二电源线形成在基板上。
[A05]
根据[A04]的存储单元，其中，第一电源线和第二电源线均包括形成在基板上的高浓度杂质区或导电材料层。
[A06]
根据[A01]至[A05]中任一项的存储单元，其中
第一传输晶体管的另一源极区/漏极区连接到第一位线，
第二传输晶体管的另一源极区/漏极区连接到第二位线，
第一传输晶体管的一个源极区/漏极区连接到第一漏极区-连接部，并且
第二传输晶体管的一个源极区/漏极区连接到第二漏极区-连接部。
[A07]
根据[A06]的存储单元，其中，第一电源线、第二电源线、第一位线和第二位线在第一方向上延伸。
[A08]
根据[A01]至[A07]中任一项的存储单元，其中假设第一电源线、第二电源线、第一位线和第二位线延伸的方向是第一方向，并且假设与第一方向正交的方向是第二方向，相邻的存储单元相对于在第一方向上延伸的边界线、在第二方向上延伸的边界线或者在第一方向和第二方向上延伸的边界线线对称地布置。
[A09]
根据[A01]至[A08]中任一项的存储单元，其中，第一CMOS反相器电路和第二反相器电路相对于存储单元的中心轴线对称地布置两次。
[A10]
根据[A01]至[A9]中任一项的存储单元，其中
第一传输晶体管和第二传输晶体管公共的栅电极层也用作字线，并且
字线在不同于第一电源线、第二电源线、第一位线和第二位线延伸的第一方向的第二方向上延伸。
[A11]
根据[A10]的存储单元，其中
第一电源线的正交投影图像与第1A晶体管的源极区的正交投影图像的一部分重叠，并且还与第2A晶体管的源极区的正交投影图像的一部分重叠，并且
第二电源线的正交投影图像与第1B晶体管的源极区的正交投影图像的一部分重叠，并且还与第2B晶体管的源极区的正交投影图像的一部分重叠。
[A12]
根据[A10]或[A11]的存储单元，其中，配置第1A晶体管的漏极区、沟道形成区和源极区以及配置第1B晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面的正交投影图像，配置第2A晶体管的漏极区、沟道形成区和源极区以及配置第2B晶体管的漏极区、沟道形成区和源极区到垂直于第一方向的虚拟平面的正交投影图像，配置第一传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第一方向的虚拟平面的正交投影图像，以及配置第二传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第一方向的虚拟平面的正交投影图像基本上彼此不重叠。
[A13]
根据[A10]至[A12]中任一项的存储单元，其中
配置第1A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像以及配置第1B晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像基本上彼此重叠，
配置第2A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像以及配置第2B晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像基本上彼此重叠，并且
配置第一传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第二方向的虚拟平面的正交投影图像以及配置第二传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区到垂直于第二方向的虚拟平面的正交投影图像基本上彼此重叠。
[A14]
根据[A10]至[A13]中任一项的存储单元，其中
第一电源线和第二电源线布置在第一级中，并且
第一位线和第二位线布置在不同于第一级的第二级中。
[A15]
根据[A01]至[A09]中任一项的存储单元，其中
第一传输晶体管和第二传输晶体管公共的栅电极层连接到字线，并且
字线在不同于第一电源线、第二电源线、第一位线和第二位线延伸的第一方向的第二方向上延伸。
[A16]
根据[A15]的存储单元，其中
配置第1A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像，配置第1B晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像，以及配置第一传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区的正交投影图像基本上彼此重叠，并且
配置第2A晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像，配置第2B晶体管的漏极区、沟道形成区和源极区到垂直于第二方向的虚拟平面的正交投影图像，以及配置第二传输晶体管的一个源极区/漏极区、沟道形成区和另一源极区/漏极区的正交投影图像基本上彼此重叠。
[A17]
根据[A15]或[A16]的存储单元，其中
第一电源线、第二电源线、第一位线和第二位线被布置在第一级中，并且
字线被布置在不同于第一级的第二级中。
[A18]
根据[A01]至[A17]中任一项的存储单元，其中，在第一传输晶体管和第二传输晶体管的上方未设置第一电源线和第二电源线。
[B01]
《CMOS反相器电路》
一种CMOS反相器电路，包括：
pMOS晶体管，包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层；以及
nMOS晶体管，包括堆叠在一起的漏极区、沟道形成区和源极区，并且还包括栅电极层，其中
pMOS晶体管的漏极区和nMOS晶体管的漏极区连接到公共漏极区-连接部，
pMOS晶体管和nMOS晶体管公共的栅电极层通过栅电极-连接部连接到形成在基板上的公共栅极配线部，
pMOS晶体管的源极区连接到第一电源线，并且
nMOS晶体管的源极区连接到第二电源线。
[B02]
根据[B01]的CMOS反相器电路，其中
pMOS晶体管的漏极区和nMOS晶体管的漏极区形成在基板上，以及
公共漏极区-连接部形成在基板上。
[B03]
根据[B01]的CMOS反相器电路，其中
pMOS晶体管的源极区和nMOS晶体管的源极区形成在基板上，以及
第一电源线和第二电源线形成在基板上。
[参考标号列表]
TR1…第1A晶体管，TR2…第1B晶体管，TR3…第2A晶体管，TR4…第2B晶体管，TR5…第一传输晶体管，TR6…第二传输晶体管，11、21、31、41…漏极区，51、61…一个源极区/漏极区，12、22、32、42、52、62…沟道形成区，13、23、33、43…源极区，53、63…另一源极区/漏极区，14、24、34、44、54、55、64、65、76、78、87、88…连接孔，70…基板，71..第一漏极区-连接部(栅极配线部)，72…第二漏极区-连接部(栅极配线部)，73…第一栅电极-连接部(通孔或连接孔)，74…第二栅电极-连接部(通孔或连接孔)，75、77…连接部，79A、79B…绝缘层，79C、79D…层间绝缘层，81…栅电极层(第一栅电极层)，82…栅电极层(第二栅电极层)，83…栅电极层(第三栅电极)，84…栅极绝缘膜，85…第一传输晶体管的栅电极层，86…第二传输晶体管的栅电极层，91…第一电源线，92…第二电源线，93…第一位线，94…第二位线(BL')，95…字线，96…配线部。