具体实施方式

本公开提供许多不同的实施例或范例以实施本公开的不同特征。以下的 公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这 些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成 于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征 是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述 第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。

另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。 这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/ 或结构之间有特定的关系。此外，在随后的本公开中的在另一个特征上形成 特征、形成连接到另一个特征的特征，及/或形成与另一个特征耦合的特征可 以包括特征以直接接触形成的实施例，并且还可以包括可以形成额外特征插 入特征的实施例，使得特征可以不直接接触。另外，空间相关用词，例如“下 方”、“上方”、“水平”、“垂直”、“上面”、“在…之上”、“下面”、 “在…之下”、“上”、“下”、“顶部”、“底部”等以及其衍生物(例 如：“水平地”，“向下”，“向上”等)，用于使本公开的一个特征与另 一个特征的关系变得容易。这些空间相关用词意欲包含具有特征的装置的不 同方位。此外，当数字或数字范围以“约”、“近似”等描述时，该术语旨 在涵盖包括所述数量的合理范围内的数量，例如+/-10％内的数值或本技术领 域中技术人员理解的其他数值。举例来说，术语“约5nm”包括4.5nm至5.5nm 的尺寸范围。

本公开通常与半导体装置及其制造相关，并且更具体地与具有可调整外 延结构的半导体装置的制造方法相关。

已经引入的一种三维半导体装置是FinFET。FinFET因其鳍状结构而得 名，鳍状结构从基板延伸，并且用于形成场效晶体管(field-effect transistor； FET)通道。三维半导体装置的另一示例称为“环绕式栅极”(GAA)装置， 其通道结构包括多个半导体通道层，并且栅极结构延伸围绕通道层并提供对 所有侧面的通道区的访问(access)。FinFET和GAA晶体管两者用于SRAM 制造。一些SRAM单元因为它们的PU效能和PD效能不平衡而写入效能不 佳。特别是，它们的PU晶体管效能优于它们的PD晶体管。SRAM的PU晶 体管是P型晶体管(例如：P型FinFET或P型GAA晶体管)，并且P型晶 体管的效能通常与高掺杂外延源极/漏极(source/drain；S/D)特征的厚度相 关。因此，减小高掺杂外延源极/漏极特征的厚度将削弱PU晶体管的效能， 并且提高SRAM的读取/写入余量。

在本公开的一些实施例中，图案层被用作推入式罩幕(push-in mask)以 调整S/D沟槽的宽度，从而调整在S/D沟槽中成长的多个外延S/D层的厚度。 举例来说，图案层的厚度越大，则S/D沟槽的推入长度(push-in extent)越 大，并且S/D沟槽的宽度越小。在这里，S/D沟槽的推入长度定义为S/D沟 槽的侧壁与最接近的间隔物层的侧壁之间的距离。此外，可以调整多个外延 S/D层以在不同层之间具有不同的掺杂物浓度和不同的厚度。所有这些都有 助于调整SRAM的效能(读取/写入余量)。

图1显示了根据本公开的一些实施例的用于形成半导体装置(以下称为 装置200)的方法100的流程图。方法100仅是示例，并且不意图将本公开 限制在权利要求中明确叙述的范围之外。可以在方法100之前、之间以及之 后执行其他操作，并且对于该方法的其他实施例，可以替换、移除或移动所 述的一些操作。下面结合其他附图描述方法100，这些附图显示了在方法100 的中间步骤期间装置200的各种三维示意图和剖面图。

图2显示了根据本公开的一些实施例的装置200的三维示意图；图3A 至图8A和图10A至图15A显示了沿着图2中的线段A-A’截取的装置200 的剖面图(即在y-z平面中)；图3B至图8B和图10B至图15B显示了沿 着图2中的线段B-B’截取的装置200的剖面图(即在x-z平面中)；以及图 3C至图8C和图10C至图15C显示了沿着图2中的线段C-C’截取的装置200 的剖面图(即在x-z平面中)。图9A是图8C的方框K的放大图；以及图16A和图16B个别显示了图15B和图15C中的方框E和F的放大图。装置 200通常是指任何基于鳍片的装置，其可以被包括在微处理器、存储器单元 及/或其他IC装置中。在一些实施例中，装置200是芯片的一部分、系统单 芯片(system on chip；SoC)或其一部分，其包括被动和主动微电子装置， 例如电阻、电容、电感、二极管、P型场效晶体管(p-type field effect transistor； PFET)、N型场效晶体管(n-type field effect transistor；NFET)、金属氧化 物半导体场效晶体管(metal-oxide semiconductor field effect transistor； MOSFET)、互补式金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极性晶体管(bipolar junction transistor； BJT)、横向扩散MOS(laterally diffused MOS；LDMOS)晶体管、高压晶 体管、高频晶体管、其他合适部件或其组合。在所示的实施例中，装置200包括SRAM单元的一部分。为了清楚起见，已经简化了图2、图3A至图16B， 以更好地理解本公开。可以在装置200中加入额外特征，并且在装置200的 其他实施例中可以替换、修改或移除以下描述的一些功能。

参照图1、图2和图3A至图3C，在操作102中，接收装置200。装置 200包括基板202。在所示的实施例中，基板202是块体硅基板(bulk silicon substrate)。替代地或额外地，基板202包括另一种单晶半导体，例如锗； 化合半导体；合金半导体；或其组合。替代地，基板202是绝缘体上半导体 基板，例如绝缘体上硅(silicon-on-insulator；SOI)基板、绝缘体上硅锗(silicon germanium-on-insulator；SGOI)基板或绝缘体上锗(germanium-on-insulator； GOI)基板。基板202可以掺杂有不同的掺杂物以在其中形成各种掺杂区。 举例来说，基板202可以包括被配置用于P型金属氧化物半导体(MOS)FET (PFET)的PFET区202-P(例如：PFET区202-P可以包括N型掺杂基板 区(例如N井))和被配置用于N型MOS FET(NFET)的NFET区202-N (例如：NFET区202-N可以包括P型掺杂基板区(例如P井))。

装置200还包括个别在PFET区202-P和NFET区202-N中从基板202 突出的半导体鳍片(以下称为鳍片210)。鳍片210在纵向方向上大抵彼此 平行。每一个鳍片210具有至少一个通道区、至少一个源极区以及至少一个 漏极区，沿着它们在x方向上的长度定义，其中至少一个通道区被栅极堆叠 覆盖并且设置在源极区和漏极区(两者称为S/D区)之间。在一些实施例中， 鳍片210是基板202的一部分(例如基板202的材料层的一部分)。举例来 说，在所示的实施例中，其中基板202包括硅，鳍片210包括硅并且由蚀刻 基板202而形成。替代地，在一些实施例中，鳍片210被定义在覆盖基板202 的材料层中，例如一或多个半导体材料层。举例来说，鳍片210可以包括半 导体层堆叠，半导体层堆叠具有设置在基板202上方的各种半导体层(例如 异质结构(heterostructure))(如图18、图19A至图30B所示，这将在后 面讨论)。

通过包括各种沉积、微影及/或蚀刻制程的任何合适制程来形成鳍片210。 举例来说，通过微影制程在基板202上方形成图案化的罩幕元件。接着使用 罩幕元件将鳍片结构蚀刻到基板202中。使用反应离子蚀刻(reactive ion etching；RIE)制程及/或其他合适制程来蚀刻未被罩幕元件保护的区域。在 一些实施例中，通过图案化和蚀刻基板202的一部分来形成鳍片210。在一 些其他实施例中，通过图案化和蚀刻沉积在绝缘层上方的硅层(例如：SOI 基板的硅-绝缘体-硅堆叠的上硅层)来形成鳍片210。作为传统微影的替代， 可以通过双重图案化微影(double-patterning lithography；DPL)制程来形成 鳍片210。可以理解以相似的方式形成多个平行的鳍片210。

装置200还包括设置在基板202上方的隔离结构204。隔离结构204电 性隔离装置200的主动及/或被动装置区。隔离结构204可以被配置为不同的 结构，例如浅沟槽隔离(shallow trench isolation；STI)结构、深沟槽隔离(deep trench isolation；DTI)结构、硅的局部氧化(local oxidation of silicon；LOCOS) 结构或其组合。隔离结构204包括隔离材料，例如二氧化硅(SiO₂)、氮化 硅(Si₃N₄)、氮氧化硅(SiON)、其他合适隔离材料(例如：包括硅、氧、 氮、碳及/或其他合适隔离成分)或其组合。通过沉积介电隔离层并接着执行回蚀制程来形成隔离结构204，使得隔离结构204仅围绕鳍片210的底部以 隔离装置200的装置区。

装置200还包括一或多个冗余栅极结构220，其设置在鳍片210和基板 202上方。每一个冗余栅极结构220作为用于后续形成金属栅极结构的占位 (placeholder)。冗余栅极结构220接合鳍片210的个别通道区，使得电流 可以在操作期间在半导体鳍片210的个别S/D区之间流动。如图2所示，冗 余栅极结构220沿着y方向延伸并且横越个别鳍片210。在一些实施例中， 每一个冗余栅极结构220可以包括在鳍片210上方的多晶硅(或多晶)层222、 在多晶硅层222上方的硬罩幕层224(例如：包括氮化硅(Si₃N₄)或氮化硅 碳(SiCN))、以及在硬罩幕层224上方的另一个硬罩幕层226(例如：包 括SiO₂)。在一些实施例中，硬罩幕层224和硬罩幕层226包括不同的介电 材料。举例来说，硬罩幕层224包括氮化硅(Si₃N₄)或氮化硅碳(SiCN)， 并且硬罩幕层226包括二氧化硅(SiO₂)。在一些实施例中，冗余栅极结构 220可以包括其他材料层，例如界面层、阻挡层、其他合适材料层或其组合。 通过包括沉积、微影、蚀刻、其他合适制程或其组合的制程来形成冗余栅极 结构220。

参照图2和图3A至图3B，在冗余栅极结构220、鳍片210以及隔离结 构204上方设置间隔物层228。在一些实施例中，间隔物层228包括硅、氧、 碳、氮、其他合适材料或其组合(例如：二氧化硅(SiO₂)、氮化硅(Si₃N₄)、 氮氧化硅(SiON)、氮化硅碳(SiCN)或碳化硅(SiC)及/或碳氮氧化硅 (SiOCN))。在一些实施例中，间隔物层228通过沉积形成，例如化学气 相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、其他合 适制程或其组合。

参照图1和图4A至图4C，在操作104中，在间隔物层228上方沉积图 案层230A。在一些实施例中，图案层230A包括可以提供与间隔物层228不 同的蚀刻选择性的材料。举例来说，间隔物层228包括硅和氮，图案层230A 也包括硅和氮(例如：氮化硅(Si₃N₄))，然而，图案层230A中的氮浓度 与间隔物层228中的氮浓度不同。举例来说，图案层230A中的氮少于隔离 层228中的氮。在一些实施例中，图案层230A通过合适沉积制程形成，例 如CVD、PVD、ALD、其他合适制程或其组合。在一些实施例中，图案层 230A沿着间隔物层228的侧壁具有厚度T1。由于图案层230A用作形成S/D 沟槽236P的罩幕(参照第6C图)，因此图案层230A的厚度T1定义了S/D 沟槽236P的推入长度(即S/D沟槽的侧壁与最接近的间隔物层的侧壁之间 的距离)。因此，可以调整S/D沟槽236P的尺寸，并且可以改变外延S/D 特征的第一层和第二层的高度以实现期望的FET效能。在一些实施例中，根 据装置200的设计，厚度T1为约6nm至约10nm。

参照图1和图5A至图5C到图7A至图7C，在操作106中，在基板202 的第一区域上方形成S/D沟槽。在所示的实施例中，S/D沟槽236P形成在 PFET区202-P上方。S/D沟槽236P通过包括沉积、微影及/或蚀刻制程在内 的各种制程形成。参照图5A至图5C，首先，在NFET区202-N上方沉积硬 罩幕层232。在一些实施例中，硬罩幕层232可以是单一介电层或可以包括 多个介电层。之后，在硬罩幕层232上方形成图案化的光阻层234，并且将 其用作罩幕以蚀刻硬罩幕层232，以覆盖NFET区202-N，使得仅在PFET 区202-P中执行以下蚀刻制程。接着可以移除图案化的光阻层234。

参照图6A至图6C，在PFET区202-P中形成S/D沟槽236P。在一些实 施例中，首先，执行非等向性蚀刻制程以移除图案层230A在x-y平面中的 部分。接着执行另一非等向性蚀刻制程以移除间隔物层228在x-y平面中的 部分。从而，暴露了PFET区202-P中的鳍片210的顶表面。移除图案层230A 和间隔层228的部分的非等向性蚀刻制程可以包括干式蚀刻、湿式蚀刻、其 他蚀刻方法或其组合。举例来说，在图案层230A和间隔物层228两者包括 硅和氮，但氮浓度不同的情况下，蚀刻制程可以包括主要干式蚀刻(例如： 使用四氟化碳(CF₄)和溴化氢(HBr)以非等向性地蚀刻图案层230A和间 隔层228，以及过蚀刻(例如：使用二氟甲烷(CH₂F₂))以清洁剩余部分的 表面。在一些其他实施例中，可以在沉积图案层230A之前移除间隔物层228 在x-y平面中的部分，因此图案层230A被沉积在间隔物层228和PFET区 202-P中的鳍片210的顶表面上方。因此，在操作106中，仅需要移除图案 层230A在x-y平面中的部分以暴露PFET区202-P中的鳍片210的顶表面。

之后，回蚀PFET区202-P中的鳍片210的S/D区以形成S/D沟槽236P。 在所示的实施例中，沿着图案层230A的侧壁蚀刻鳍片210。由于图案层230A 的厚度T1为约6nm至约10nm，因此与没有图案层230A的现有装置相比， S/D沟槽236P的每一侧沿着x方向被推入距离T1。可以通过蚀刻时间来控 制S/D沟槽236P的深度D1(沿着z方向)。在所示的实施例中，对于SRAM 单元的PU PFET，S/D沟槽236P的深度D1为约30nm至约50nm。在一些 实施例中，通过主要蚀刻制程形成S/D沟槽236P(例如：使用氯气(Cl₂) 和三氟化氮(NF₃)约5至15秒)以形成S/D沟槽236P的形状，并接着通 过等向性蚀刻制程(例如：使用溴化氢(Hbr)和氦气(He)约5至约20秒) 来微调S/D沟槽的形状。参照图7A至图7C，通过合适制程移除硬罩幕层 232。

参照图1和图8A至图8C，在操作108中，在S/D沟槽236P中外延成 长外延S/D特征240P(即P型S/D特征)。外延制程可以实施CVD沉积技 术(例如气相外延(vapor-phaseepitaxy；VPE)、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、低压化学气相沉积(LowPressure Chemical Vapor Deposition；LPCVD)及/或等离子体辅助化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition；PECVD))，分子束外延、其他合适选择性外 延成长(Selective Epitaxial Growth；SEG)制程或其组合。在一些实施例中， 通过在外延制程的源材料中加入杂质，以在沉积期间掺杂外延S/D特征 240P。在一些实施例中，在沉积制程之后，通过离子布植制程来掺杂外延S/D 特征240P。在一些实施例中，执行退火制程以活化装置200的外延S/D特征 240P中的掺杂物。

如图8A所示，在一些实施例中，外延S/D特征240P可具有大抵为菱形 的剖面，其一部分在鳍片210上方延伸。取决于两个相邻鳍片210之间的横 向距离(沿着y方向)和外延成长的控制，外延S/D特征240P可以形成以 具有不同的合并轮廓。在所示的实施例中，外延S/D特征240P个别在每一 个鳍片210的S/D区上方生长。即每一个外延S/D特征被分开并且没有任何 外延特征被合并(即彼此接触)。在一些其他实施例中，外延S/D特征沿y 方向横向合并在一起，并且跨越一个以上的鳍片210。

外延S/D特征可以包括半导体材料，例如例如硅(Si)、磷(P)、磷 化硅(Si₃P₄)、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、一或多种III-V 族材料、化合物半导体或合金半导体。在所示的实施例中，在PFET区中， 外延S/D特征240P可以包括包括硅及/或锗的外延层，其中含硅锗外延层被 掺杂有硼、碳、其他P型掺杂物或其组合(例如：形成硅(Si)：锗(Ge)： 硼(B)外延层或硅(Si)：锗(Ge)：碳(C)外延层)。

在一些实施例中，外延S/D特征240P包括在S/D沟槽中成长的一或多 个外延层。举例来说，在S/D沟槽的底部和侧壁表面上沉积第一外延层。此 外，在S/D沟槽中的第一外延层上沉积第二外延层。在一些其他实施例中， 第三及/或第四外延层可以进一步沉积在先前的外延层上。在一些实施例中， 外延S/D特征240P包括在通道区中实现期望的拉伸应力(tensile stress)及/ 或压缩应力(compressive stress)的材料及/或掺杂物。在各种实施例中，外 延S/D特征240P的不同外延层可以包括相同或不同的半导体材料。

图9A显示了图8C的方框K中的外延S/D特征240P的放大图。在此基 于图9A，对图案层230A的厚度为何影响外延S/D特征240P中的外延层的 高度，并因此影响PFET效能的原因进行说明。在所示的实施例中，外延S/D 特征240P包括第一外延层240P-1和第二外延层240P-2。在一些实施例中， 对于PFET，第一外延层240P-1和第二外延层240P-2两者包括硅锗(SiGe) 并且掺杂有硼(B)。第一外延层240P-1中的硅锗(SiGe)中的锗(Ge)的 原子浓度和硼(B)的掺杂浓度小于第二外延层240P-2中的硅锗(SiGe)中 的锗(Ge)的原子浓度和硼(B)的掺杂浓度。举例来说，第一外延层240P-1 中的锗(Ge)浓度为约15原子％至约30原子％，并且第一外延层240P-1 中的硼(B)的掺杂浓度为约1×10²⁰cm^-3至约5×10²⁰cm^-3。第二外延层240P-2 中的锗(Ge)浓度为约30原子％至约70原子％，并且第二外延层240P-2 中的硼(B)的掺杂浓度为约5×10²⁰cm^-3至约1×10²¹cm^-3。

在一些实施例中，外延S/D特征240P中的第一外延层和第二外延层的 高度(厚度)取决于外延S/D特征的推入长度T1。在此，将外延S/D特征 的推入长度T1定义为外延S/D特征的侧壁与最接近的间隔物层的侧壁之间 的距离。换句话说，可以通过图案层230A的不同厚度来调整第一外延层和 第二外延层的高度。参照图9A，推入长度T1越大，外延S/D特征240P的 宽度W1越小，并且第一外延层240P-1占据S/D沟槽的空间越大。因此，当 推入长度T1变大，第一外延层240P-1的高度(厚度)H1(即第二外延层 240P-2的底部点(bottompoint)与第一外延层240P-1的底部点之间的距离) 变大。换句话说，当推入长度T1变大，第一外延层240P-1包括更大的合并 部分(以虚线显示)。因此，为第二外延层240P-2留下的空间较小。参照图 9A，当入长度T1变大，第二外延层240P-2的高度(厚度)H2(即第二外 延层240P-2的顶表面的最低点到第二外延层240P-2的底部点之间的距离) 变小。图9B显示了PMOS(即PFET)效能与其第一外延层之间的关系。如 图9B所示，以Vccmin＝0mv作参照(即PMOS效能为0％)，第一外延层 的尺寸(包括侧面和底部)越大，较高外延层的尺寸越小，写入Vccmin越 小，以及PMOS的效能越弱(参见虚线的左下部分)。相反地，第一外延层 的尺寸(包括侧面和底部)越小，较高外延层的尺寸越大，写入Vccmin越 大，以及PMOS的效能越强(参见虚线的右上部分)。换句话说，PFET的 效能取决于具有较高/最高的锗(Ge)浓度和较高的掺杂浓度的外延层的厚 度(例如所示实施例中的第二外延层)，第二(或更高)外延层的高度越小， PFET的效能越弱。从而，可以实现SRAM单元的优选的读取/写入余量。因 此，控制图案层230A的厚度可以微调第一外延层的尺寸，从而微调第二(或 更高)外延层的尺寸，从而达到所期望的PFET效能，并且控制SRAM单元 的读取/写入余量。NFET也具有相同的效果。因此，第二外延层的高度H2 与外延S/D特征的高度D1的比率影响了FET的效能。在一些实施例中，对 于具有约30nm至约50nm的高度D1的外延S/D特征的FinFET，当推入长 度T1在6nm至约10nm之间时，第二外延层的高度H2与外延S/D特征的高 度D1的比率为约0.2至约0.5。相似地，当推入长度T1在6nm至约10nm 之间时，第一外延层的高度H1与外延S/D特征的高度D1的比率为约0.5至 约0.8。或者，当推入长度T1在6nm至约10nm之间时，第二外延层的高度 H2与第一外延层的高度H1的比率为约1至约4。

参照图1和图10A至图10C，在操作110中，移除图案层230A。在一 些实施例中，移除制程是被调整以移除图案层230A但不移除间隔物层228 的选择性蚀刻制程。选择性蚀刻制程包括干式蚀刻制程、湿式蚀刻制程、其 他蚀刻制程或其组合。在所示的实施例中，其中图案层230A包括硅和氮， 移除制程是选择性干式蚀刻，包括使用四氟化碳(CF₄)和溴化氢(HBr)的 主要蚀刻，以移除图案层230A，以及接着使用二氟甲烷(CH₂F₂)的过蚀刻， 以清洁间隔物层228的表面。

参照图1和图11A至图11C，在操作112中，在间隔物层228上方沉积 具有厚度T2的另一个图案层230B。图案层230B的材料及其形成制程与图 案层230A的材料及其形成制程相似。然而，厚度T2与图案层230A的厚度 T1不同。在所示的实施例中，其中装置200是SRAM单元的一部分，在NFET 区202-N中形成的图案层230B的厚度T2小于在PFET区202-P中形成的图 案层230A的厚度T1。举例来说，厚度T2小于约6nm，其小于约6nm至约 10nm的厚度T1。如图11A至图11C所示，在NFET区202-N中，图案层230B沉积在间隔物层228上方；以及在PFET区202-P中，图案层230B沉 积在鳍片210和外延S/D特征240P的顶表面上方、沿着间隔物层228的侧 壁延伸、以及进一步在冗余栅极结构220的顶表面上方延伸。换句话说，图 案层230B在NFET区202-N中接触间隔物层228的表面，并且在PFET区 202-P中接触间隔物层228和冗余栅极结构220的顶表面、外延S/D特征240P 和鳍片210的顶表面、以及间隔物层228的侧壁表面。

参照图1和图12A至图12C，在操作114中，在NFET区202-N中形成 S/D沟槽236N。S/D沟槽236N通过与用于操作106所述的制程相似的制程 形成。举例来说，首先，PFET区202-P被图案化的硬罩幕覆盖。接着，在 NFET区202-N中，非等向性地移除图案层230B在x-y平面中的部分，并且 进一步非等向性地移除间隔物层228在x-y平面中的部分(或者，在沉积图案层230B之前，非等向性地移除间隔物层228在x-y平面中的部分)。之 后，沿着图案层230B的侧壁回蚀NFET区202-N中的鳍片210，以形成S/D 沟槽236N。在所示的实施例中，图案层230B的厚度T2小于图案层230A 的厚度T1，因此NFET区中的S/D沟槽236N的推入长度T2小于PFET区 中的S/D沟槽236P的推入长度T1。S/D沟槽236N的深度D2可以通过蚀刻 时间来控制。在所示的实施例中，NFET区202-N中的S/D沟槽236N的深 度D2大于PFET区202-P中的S/D沟槽236P的深度D1。举例来说，对于 SRAM单元的PD NFET，第二S/D沟槽236N的深度D2为约35nm至约55nm。

参照图1和图13A至图13C，在操作116中，在S/D沟槽236N中外延 成长外延S/D特征240N(即N型外延S/D特征)。外延S/D特征240N的 制程与外延S/D特征240P的制程相似。在所示的实施例中，外延S/D特征 的形状可以是圆形和弯曲的，并且可以具有在鳍片210上方延伸的部分。外 延S/D特征240N沿着y方向横向合并在一起，并且跨越一个以上的鳍片210。在NFET区202N中，外延S/D特征240N可以包括如硅及/或锗的外延层， 其中含硅外延层被掺杂有磷、砷、其他N型掺杂物或其组合(例如：形成硅 (Si)：磷(P)外延层、硅(Si)：碳(C)外延层或硅(Si)：碳(C)： 磷(P)外延层)。在一些实施例中，外延S/D特征240N还包括在S/D沟槽236N中生长的一或多个外延层。举例来说，在S/D沟槽的底表面和侧壁表 面上沉积第一外延层，并且在第一外延层上沉积第二外延层。在一些其他实 施例中，第三及/或第四外延层可以进一步沉积在先前的外延层上。在一些实 施例中，外延S/D特征240N包括在通道区中实现期望的拉伸应力及/或压缩 应力的材料及/或掺杂物。在各种实施例中，外延S/D特征240N的不同外延 层可以包括相同或不同的半导体材料。

参照图1和图14A至图14C，在操作118中，通过与用于操作110所述 的选择性蚀刻制程相似的选择性蚀刻制程来移除图案层230B。

参照图1和图15A至图15C，在操作120中，执行其他制程以完成装置 200的制造。举例来说，在形成层间介电层242之后，移除冗余栅极结构220 以在鳍片210的通道区上方形成栅极沟槽。之后，在栅极沟槽中形成金属栅 极结构244替代冗余栅极结构。每一个金属栅极结构244包括高k介电层、 设置在高k介电层上方的金属栅极电极(包括功函数金属和块体金属)、硬 罩幕层及/或其他合适的材料层。后续，可以形成各种其他特征以完成制造。举例来说，接点/通孔246和多层互连特征(例如：层间介电层(例如层间介 电(interlayerdielectric；ILD)层248)及/或金属层(例如金属线250))形 成在装置200上方，并且被配置以连接各种特征，以形成可以包括一或多个 多栅极装置的功能电路。

图16A和图16B个别显示了图15B和图15C中的方框E和F的放大图。 如图16A和图16B所示，P型的外延S/D特征240P包括P型外延层240P-1 和另一个P型外延层240P-2，并且N型的外延S/D特征240N包括N型外延 层240N-1和另一个N型外延层240N-2。P型的外延S/D特征240P在z方 向上具有高度D1，并且在x方向上具有宽度W1，并且N型的外延S/D特 征240N在z方向上具有高度D2，并且在x方向上具有宽度W2。在所示的 实施例中，高度D1小于高度D2，其可以通过刻蚀时间来控制，以形成S/D 沟槽；以及宽度W1小于宽度W2，其由于P型和N型外延S/D结构的推入 长度不同。参照图16A和图16B，P型的外延S/D特征240P的推入长度T1 (即图案层230A的厚度T1)大于N型的外延S/D特征240N的推入长度 T2(即图案层230B的厚度T2)，因此P型的外延S/D特征240P的宽度 W1小于N型的外延S/D特征240N的宽度W2。因此，P型外延层240P-1 在S/D沟槽236P中占据的空间比率(即外延层在S/D沟槽中占据的空间比 率)大于N型外延层240N-1在S/D沟槽236N中占据的空间比率。P型外延 层240P-1与N型外延层240N-1相比具有更大的合并部分(以虚线显示)。 因此，P型外延层240P-1的高度H1与外延S/D特征240P的高度D1的比率 (例如：约0.2至约0.5)大于N型外延层240N-1的高度H3与外延S/D特 征240N的高度D2的比率(例如：约0.1至约0.3)。从而，P型外延层240P-2的高度H2与外延S/D特征240P的高度D1的比率(例如：约0.5至约0.8) 小于N型外延层240N-2的高度H4与外延S/D特征240N的高度D2的比率 (例如：约0.7至约0.9)。换句话说，P型外延层240P-2的高度H2与P型 外延层240P-1的高度H1的比率(例如：约1至约4)小于N型外延层240N-2 的高度H4与N型外延层240N-1的高度H3的比率(例如：约2至约9)。 与针对图9A所讨论的那些相似，外延特征的推入长度越大，高掺杂外延层 的空间越小，并且FET的效能越弱。因此，可以通过增加P型外延特征的推 入长度(即通过增加用于PFET的图案层的厚度)，来改善SRAM单元的读 取/写入余量。

图17显示了根据本公开的一些其他实施例的用于形成半导体装置(以 下称为装置1800)的方法1700的流程图。方法1700仅是示例，并且不意图 将本公开限制在权利要求中明确叙述的范围之外。可以在方法1700之前、 之间以及之后执行其他操作，并且对于该方法的其他实施例，可以替换、移 除或移动所述的一些操作。下面结合其他附图描述方法1700，这些附图显示 了在方法1700的中间步骤期间装置1800的各种剖面图。

图18显示了根据本公开的一些实施例的装置1800的三维示意图。图19A 至图19C到图29A至图29C显示了装置1800的形成中的中间站点的剖面图。 装置1800的许多特征与装置200的特征相似。为了简单起见，装置200的 一些参考符号在装置1800中重复以指示相同或相似的特征。此外，这些实 施例的一些制造步骤与图3A至图3C到图15A至图15C所示的制造步骤相 似，因此在此不再重复那些形成制程的细节。

参照图17、图18和图19A至图19C，接收装置1800。装置1800包括 半导体鳍片，其为半导体层堆叠1810。换句话说，半导体层堆叠1810被形 成具有从基板202突出的鳍片形状。每一个半导体层堆叠1810包括第一类 型的半导体层1810A和第二类型的半导体层1810B。半导体层1810A包括第 一半导体材料，并且半导体层1810B包括与第一半导体材料不同的第二半导 体材料。交替的半导体层1810A和1810B中的不同半导体材料提供了不同的 氧化速率及/或不同的蚀刻选择性。在一些示例中，第一半导体层1810A包 括硅(Si，与基板202相同)，并且第二半导体层1810B包括硅锗(SiGe)。 因此，示例的半导体层堆叠1810从底部到顶部排列有交替的硅(Si)/硅锗 (SiGe)/硅(Si)/硅锗(SiGe)…层。装置1800还包括将半导体层堆叠1810 的下部分开的隔离结构204、接合半导体层堆叠1810的通道区的冗余栅极结 构220、以及沉积在半导体层堆叠1810、冗余栅极结构220以及隔离结构204 上方沉积的间隔物层228。

参照图17和图20A至图20C到图24A至图24C，在操作104和106中， 在间隔物层228上方沉积具有厚度T1(例如：约6nm至约10nm)的图案层 230A，并且在PFET区202-P中形成S/D沟槽1836P。如图23C所示，S/D 沟槽1836P形成有深度D3和宽度W3。S/D沟槽1836P的宽度W3可以通过 图案层230A的厚度T1(即推入长度T1)来调整。在一些实施例中，深度 D3为约45nm至约70nm。并且，推入长度T1为约6nm至约10nm。半导体 层1810A的侧壁和半导体层1810B的侧壁在S/D沟槽1836P中暴露。后续， 移除硬罩幕层232。

参照图17和图25A至图25C，在操作1706中，在S/D沟槽1836P中形 成内部间隔物1838，以替换半导体层1810B的侧部。内部间隔物1838通过 各种步骤形成。举例来说，首先，在S/D沟槽1836P中暴露的半导体层1810B 的侧部被选择性地一除(例如：通过选择性氧化及/或选择性蚀刻制程)，以 在半导体层1810A之间形成间隙。之后，在S/D沟槽1836P中沉积介电材料 (低k介电材料，例如氮化硅、其他介电材料或其组合)以填充半导体层 1810A之间的间隙。接着可以执行蚀刻制程以移除多余的介电材料并暴露半 导体层1810A的侧壁。介电材料的剩余部分形成内部间隔物1838。

现在参照图17和图26A至图26C，在操作108中，在S/D沟槽1836P 中形成外延S/D特征1840P。外延S/D特征1840P形成具有高度D3(约45nm 至约70nm)和宽度W3。外延S/D特征1840P的宽度W3可以通过推入长度 T1来调整，推入长度T1是图案层230A的厚度并且为约6nm至约10nm。

参照图17和图27A至图27C，在操作110、112、114、1714以及116 中，在NFET区202-N中执行相似制程以形成外延S/D特征1840N。在一些 实施例中，外延S/D特征1840N形成具有高度D4(NFET区中的S/D沟槽 具有深度D4)。在一些实施例中，高度D4大抵等于高度D3。在本公开中 使用术语“大抵”时，是指等于或小于10％的差值。在一些实施例中，高度 D4为约45nm至约70nm。并且，外延S/D特征1840N的x方向上的宽度 W4可以通过推入长度T2(图案层230B的厚度)来调整，其小于约6nm。

参照图7、图28A至图28C以及图29A至图29C，在操作118和120中， 执行其他制程以完成制造。举例来说，执行栅极替换制程，使得形成金属栅 极结构1844以围绕每一个半导体层1810A。栅极替换制程涉及各种步骤。 举例来说，在形成ILD层242之后，移除冗余栅极结构220以暴露半导体叠 层1810的通道区。之后，在保持半导体层1810A大抵不变的同时，选择性 地移除通道区中的半导体层1810B。半导体层1810A可以垂直堆叠并且彼此 分开。每一个半导体层1810A可以是纳米线的形状、纳米片的形状或其他纳 米结构的形状。接着，在半导体叠层1810的通道区上方沉积包括高k介电 层、金属栅极电极及/或其他合适的材料层的金属栅极结构244，以围绕每一 个半导体层1810A。后续，可以形成各种其他特征(例如接点/通孔和多层互 连特征)，以完成制造。

图30A和图30B个别显示了图29B和图29C中的方框G和H的放大图。 在所示的实施例中，P型的外延S/D特征1840P包括P型外延层1840P-1和 在P型外延层1840P-1上方的另一个P型外延层1840P-2，并且N型的外延 S/D特征1840N包括N型外延层1840N-1和在N型外延层1840N-1上方的 另一个N型外延层1840N-2。P型的外延S/D特征1840P在z方向上具有高度D3，并且在x方向上具有宽度W3，并且N型的外延S/D特征1840N在z 方向上具有高度D4，并且在x方向上具有宽度W4。在所示的实施例中，高 度D3大抵等于高度D4(通过刻蚀时间来控制，以形成S/D沟槽)；以及宽 度W3小于宽度W4，其由于P型和N型外延S/D结构的推入长度不同。参 照图30A和图30B，P型的外延S/D特征1840P的推入长度T1(即图案层 230A的厚度T1)大于N型的外延S/D特征1840N的推入长度T2(即图案 层230B的厚度T2)，因此P型的外延S/D特征1840P的宽度W3小于N型 的外延S/D特征1840N的宽度W4。因此，P型外延层1840P-1在PFET区 中的S/D沟槽中占据的空间比率大于N型外延层1840N-1在NFET区中的S/D沟槽中占据的空间比率。P型外延层1840P-1与N型外延层1840N-1相 比具有更大的合并部分(以虚线显示)。因此，P型外延层1840P-1的高度 H5与外延S/D特征1840P的高度D3的比率(例如：约0.2至约0.5)大于N 型外延层1840N-1的高度H7与外延S/D特征1840N的高度D4的比率(例如：约0.1至约0.3)。因此，P型外延层1840P-2的高度H6与外延S/D特 征1840P的高度D3的比率(例如：约0.5至约0.8)小于N型外延层1840N-2 的高度H8与外延S/D特征1840N的高度D4的比率(例如：约0.7至约0.9)。 换句话说，P型外延层1840P-2的高度H6与P型外延层1840P-1的高度H5 的比率(例如：约1至约4)小于N型外延层1840N-2的高度H8与N型外 延层1840N-1的高度H4的比率(例如：约2至约9)。与针对图9A和图 16A、图16B所讨论的那些相似，外延特征的推入长度越大，高掺杂外延层 的空间越小，并且FET的效能越弱。因此，可以通过增加P型外延特征的推 入长度(即通过增加用于PFET的图案层的厚度)，来改善SRAM单元的读取/写入余量。

尽管不旨在限制，但是本公开的一或多个实施例为半导体装置及其形成 制程提供了许多益处。举例来说，本公开的实施例提供了一种半导体装置(例 如SRAM)，半导体装置具有多层P型S/D外延特征的PFET和多层N型 S/D外延特征的NFET。其中，P型S/D外延特征的宽度及/或N型S/D外延 特征的宽度可以通过图案层的厚度(即推入长度)来微调。在一些实施例中， 由于在PFET区中更大的推入长度，PU PFET可以实现较弱的效能，因此可 以减小SRAM单元的α比，并且可以改善SRAM单元的读取/写入余量。

本公开提供了许多不同的实施例。此处公开了具有在金属栅极中形成气 隙的半导体器件及其制造方法。半导体装置的形成方法包括提供半导体结 构，半导体结构具有在基板的第一区域中的第一半导体鳍片和在基板的第二 区域中的第二半导体鳍片、第一半导体鳍片上方的第一冗余栅极堆叠、在第 二半导体鳍片上方的第二冗余栅极堆叠、以及在第一冗余栅极堆叠和第二冗 余栅极堆叠上方的间隔物层；沿着在第一区域中的间隔物层的多个侧壁形成 具有第一厚度的第一图案层；沿着第一图案层的多个侧壁蚀刻第一半导体鳍 片，以形成第一源极/漏极沟槽；在第一源极/漏极沟槽中外延成长第一外延 特征；移除第一图案层，以暴露间隔物层；沿着在第二区域中的间隔物层的 侧壁形成具有第二厚度的第二图案层，其中第二厚度与第一厚度不同；沿着 第二图案层的多个侧壁蚀刻第二半导体鳍片，以形成第二源极/漏极沟槽；在 第二源极/漏极沟槽中外延成长第二外延特征；以及移除第二图案层，以暴露 间隔物层。

在一些实施例中，外延成长第一外延特征的步骤包括在第一源极/漏极沟 槽中外延成长第一外延层和在第一源极/漏极沟槽中的第一外延层上方外延 成长第二外延层；以及外延成长第二外延特征的步骤包括在第二源极/漏极沟 槽中外延成长第三外延层和在第二源极/漏极沟槽中的第三外延层上方外延 成长第四外延层；其中第二外延层的高度与第一外延特征的高度的第一比率 小于第四外延层的高度与第二外延特征的高度的第二比率。

在一些实施例中，第一区域用于P型场效晶体管，并且第二区域用于N 型场效晶体管，并且第一厚度大于第二厚度。并且，在一些其他实施例中， 第一厚度为约6nm至约10nm。

在一些实施例中，间隔物层包括第一氮化物，第一图案层和第二图案层 包括第二氮化物，并且在第二氮化物中的氮浓度小于在第一氮化物中的氮浓 度。并且，在一些其他实施例中，第一图案层和第二图案层通过使用四氟化 碳(CF₄)和溴化氢(HBr)的选择性蚀刻制程移除。

另一半导体装置的形成方法包括提供半导体结构，半导体结构具有在基 板的第一区域中的第一半导体层堆叠和在基板的第二区域中的第二半导体 层堆叠、第一半导体层堆叠上方的第一冗余栅极堆叠、在第二半导体层堆叠 上方的第二冗余栅极堆叠、以及在第一冗余栅极堆叠和第二冗余栅极堆叠上 方的间隔物层，其中第一半导体层堆叠和第二半导体层堆叠的每一者包括据 有不同材料的第一半导体层和第二半导体层；沿着第一冗余栅极堆叠上方的 间隔物层的多个侧壁形成具有第一厚度的第一图案层；沿着第一图案层的多 个侧壁蚀刻第一半导体层堆叠，以形成第一源极/漏极沟槽；在第一源极/漏 极沟槽中外延成长第一外延特征；移除第一图案层，以暴露间隔物层；沿着 第二冗余栅极堆叠上方的间隔物层的侧壁上方形成具有第二厚度的第二图 案层，其中第二厚度小于第一厚度；沿着第二图案层的多个侧壁蚀刻第二半 导体层堆叠，以形成第二源极/漏极沟槽；在第二源极/漏极沟槽中外延成长 第二外延特征；移除第二图案层，以暴露间隔物层；以及形成围绕第一半导 体层的每一者的金属栅极结构。

在一些实施例中，形成第一图案层的步骤和形成上数第二图案层的步骤 的每一者包括在间隔物层上方沉积介电层；在沉积介电层之后，非等向性地 移除大抵平行于基板的顶表面的介电层的多个部分；以及非等向性地移除大 抵平行于基板的顶表面的间隔物层的多个部分。

在一些实施例中，形成第一图案层的步骤和形成上数第二图案层的步骤 的每一者包括非等向性地移除大抵平行于基板的顶表面的间隔物层的多个 部分；在非等向性地移除间隔物层的部分之后，在间隔物层上方沉积介电层； 以及非等向性地移除大抵平行于基板的顶表面的介电层的多个部分。

在一些实施例中，外延成长第一外延特征的步骤包括在第一源极/漏极沟 槽中外延成长第一外延层至第一高度，并且在第一源极/漏极沟槽中的第一外 延层上方外延成长第二外延层至第二高度；外延成长第二外延特征的步骤包 括在第二源极/漏极沟槽中外延成长第三外延层至第三高度，并且在第二源极 /漏极沟槽中的第三外延层上方外延成长具有第四高度的第四外延层；以及第 一高度与第二高度的第一比率小于第三高度与第四高度的第二比率。

在一些实施例中，第一图案层和第二图案层包括氮化硅。

在一些实施例中，第一外延特征的高度大抵等于第二外延特征的高度。

半导体装置包括在基板的第一区域上方的第一半导体鳍片和在基板的 第二区域上方的第二半导体鳍片；在第一半导体鳍片上方的第一金属栅极结 构和在第二半导体鳍片上方的第二金属栅极结构；沿着第一金数栅极结构的 侧壁的第一间隔物和沿着第二金属栅极结构的侧壁的第二间隔物；以及在第 一半导体鳍片上方的第一外延特征和在第二半导体鳍片上方的第二外延特 征，其中第一外延特征包括第一外延层和形成在第一外延层上方的第二外延 层，第二外延特征包括第三外延层和形成在第三外延层上方的第四外延层， 并且第二外延层的高度与第一外延特征的高度的第一比率小于的第四外延 层的高度与第二外延特征的高度的第二比率。

在一些实施例中，第一区域用于P型场效晶体管，并且第二区域用于N 型场效晶体管。

在一些实施例中，第二外延层的高度小于第四外延层的高度。在一些实 施例中，第一外延特征的侧壁和第一间隔物的侧壁之间的第一距离大于第二 外延特征的侧壁和第二间隔物的侧壁之间的第二距离。在一些实施例中，第 一比率为约50％至约80％。在一些实施例中，第二比率为约70％至约90％。

在一些实施例中，第一外延层具有第一掺杂物浓度，并且第二外延层具 有大于第一掺杂物浓度的第二掺杂物浓度；以及第三外延层具有第三掺杂物 浓度，并且第四外延层具有大于第三掺杂物浓度的第四掺杂物浓度。

在一些实施例中，第一半导体鳍片和第二半导体鳍片的每一者包括多个 半导体层，并且第一金属栅极堆叠围绕第一半导体鳍片的多个半导体层的每 一者，并且第二金属栅极堆叠围绕第二半导体鳍片的多个半导体层的每一 者。

前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各 个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以 本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达 到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些 相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神 与范围的前提下，可对本公开进行各种改变、置换或修改。