阅读说明：本技术 在绝缘体上硅(soi)平台上实现热效率 (Thermal efficiency on silicon-on-insulator (SOI) platforms ) 是由 郑大卫 葛毅 杨莉 沈晓 于 2019-03-20 设计创作，主要内容包括：一种用于制造光子集成电路(photonic integrated circuit,PIC)的方法包括：设置绝缘体上硅(silicon-on-issulator,SOI)晶圆,其中,所述SOI晶圆包括设置在基半导体层和SOI层之间的绝缘体层,所述SOI层包括波导；在所述SOI层内设置至少一个插槽,其中,所述至少一个插槽位于所述波导的同一侧或相对侧,所述至少一个插槽与所述波导相隔预定距离；去除所述绝缘体层的一部分,以形成所述绝缘体层的蚀刻部分,其中,所述蚀刻部分位于所述波导的正下方,所述蚀刻部分的宽度至少等于所述波导的宽度。(A method for fabricating a Photonic Integrated Circuit (PIC) comprising: providing a silicon-on-insulator (SOI) wafer, wherein the SOI wafer comprises an insulator layer disposed between a base semiconductor layer and an SOI layer, the SOI layer comprising a waveguide; providing at least one slot in the SOI layer, wherein the at least one slot is located on the same side or on the opposite side of the waveguide, and the at least one slot is spaced from the waveguide by a predetermined distance; removing a portion of the insulator layer to form an etched portion of the insulator layer, wherein the etched portion is directly beneath the waveguide, and wherein the etched portion has a width at least equal to a width of the waveguide.)

在绝缘体上硅(SOI)平台上实现热效率

相关申请交叉引用

本申请要求于2018年3月21日提交的序列号为15/927,290、发明名称为“在绝缘体上硅(SOI)平台上实现热效率(Enabling Thermal Efficiency on a Silicon-On-Insulator(SOI)Platform)”的美国非临时专利申请的优先权，其全部内容通过引用结合在本申请中。

背景技术

光纤已经广泛应用于光信号传播，尤其是为了提供高速通信链路。使用纤维光学的光链路与电链路相比具有许多优点，例如，带宽相对较大、抗噪性强、功耗降低和串扰最小。光纤承载的光信号可以由包括集成电路的各种光学设备和/或光电设备进行处理。

包括波导的光子集成电路(photonic integrated circuit，PIC)是构成光学系统的光器件。为了使PIC在光学系统中起到光器件的作用，将光纤连接到PIC上形成的波导。因此，光子集成或光纤与PIC上形成的波导之间的光耦合在光学系统中变得越来越重要。

发明内容

根据本发明一方面，提供了一种用于制造光子集成电路(photonic integratedcircuit，PIC)的方法。所述方法包括：设置绝缘体上硅(silicon-on-issulator，SOI)晶圆，其中，所述SOI晶圆包括设置在基半导体层和SOI层之间的绝缘体层，所述SOI层包括波导；在所述SOI层内设置至少一个插槽，其中，所述至少一个插槽位于所述波导附件，所述至少一个插槽与所述波导相隔预定距离；去除所述绝缘体层的一部分，以形成所述绝缘体层的蚀刻部分，其中，所述蚀刻部分位于所述波导的正下方，所述蚀刻部分的宽度至少等于所述波导的宽度。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述至少一个插槽平行于所述波导。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述方法还包括：将两个外部插槽设置在所述SOI层和所述绝缘体层中，其中，第一外部插槽和第二外部插槽与所述波导相隔第二预定距离。

可选地，在任一上述方面中，所述方面的另一实现方式提供，所述方法还包括：将多晶硅层沉积在所述SOI层之上并沉积在第一外部插槽和第二外部插槽中，其中，包覆层设置在所述波导和所述多晶硅层之间。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述方法还包括：蚀刻出所述SOI层中围绕所述波导的部分。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述方法还包括：将包覆层沉积在所述SOI层之上；将多晶硅层沉积在所述包覆层之上。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，通过缓冲氧化物蚀刻(buffered oxide etch，BOE)去除所述绝缘体层的所述部分，以形成所述蚀刻部分。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述至少一个插槽从所述SOI晶圆的上表面垂直延伸到所述绝缘体层的上表面。

根据本发明一方面，提供了一种通过工艺制备的PIC。所述工艺包括以下步骤：设置绝缘体上硅(silicon-on-insulator，SOI)晶圆，其中，所述SOI晶圆包括设置在基半导体层和SOI层之间，所述SOI层包括波导；在所述SOI层内设置至少一个插槽，其中，所述至少一个插槽位于所述波导附近，所述至少一个插槽与所述波导相隔预定距离；去除所述绝缘体层的一部分，以形成所述绝缘体层的蚀刻部分，其中，所述蚀刻部分位于所述波导的正下方，所述蚀刻部分的宽度至少等于所述波导的宽度。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述至少一个插槽通过反应离子蚀刻(reactive-ion etching，RIE)形成。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述工艺还包括：将两个外部插槽设置在所述SOI层和所述绝缘体层中，其中，第一外部插槽和第二外部插槽与所述波导相隔第二预定距离。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述工艺还包括：将多晶硅层沉积在所述SOI层之上并沉积在所述第一外部插槽和所述第二外部插槽中，其中，包覆层设置在所述波导和所述多晶硅层之间。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，通过缓冲氧化物蚀刻剂(buffered oxide etchant，BOE)去除所述绝缘体层的所述部分，以形成所述蚀刻部分。

可选地，在上述任一方面中，所述方面的另一种实现方式提供，所述蚀刻部分包括热量不能通过的真空。

根据本发明一方面，提供了一种在光器件中使用的PIC。所述PIC包括：基半导体层；设置在所述基半导体层上方的绝缘体层；包括波导并设置在所述绝缘体层上方的绝缘体上硅(silicon-on-insulator，SOI)层，其中，所述波导设置在所述SOI层上，所述绝缘体层包括蚀刻部分，所述蚀刻部分位于所述波导的正下方，所述蚀刻部分的宽度至少等于所述波导的宽度。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述PIC还包括：设置在所述SOI层上方的包覆层；设置在所述包覆层上的加热器，其中，电流穿过所述加热器，将热量提供给所述波导。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述SOI层包括与所述波导邻近的插槽。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述SOI层包括位于所述波导任一侧的两个插槽。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述蚀刻部分包括热量不能通过的真空。

可选地，在任一上述方面中，所述方面的另一种实现方式提供，所述PIC还包括所述SOI层和所述绝缘体层中的两个外部插槽，其中，第一外部插槽和第二外部插槽相对于所述波导位于所述第一外部插槽和所述第二外部插槽之外，所述第一外部插槽和所述第二外部插槽与所述波导相隔第二预定距离。

为了清楚起见，上述任一实施例可以与上述其它实施例中的任意一个或多个实施例结合，在本发明的范围内创建一个新的实施例。

根据以下详细说明结合附图和权利要求将能更清楚地理解这些和其他特征。

附图说明

为了更全面地理解本发明，现在参考下文结合附图和详细说明进行的简要描述，其中，相似的参考数字代表相似的部件。应理解，附图不一定按比例绘制。

图1是PIC中包括的绝缘体上硅(silicon-on-insulator，SO1)晶圆的一部分的横截面图。

图2是本发明实施例提供的实现热效率的SOI晶圆的一部分的横截面图。

图3A至图3C共同示出了本发明实施例提供的一种用于制造PIC中包括的SOI晶圆的一部分的方法的实施例。

图4是本发明另一实施例提供的实现热效率的SOI晶圆的一部分的横截面图。

图5A至图5C共同示出了另一种使用SOI晶圆制造PIC的方法。

图6是本发明各种实施例提供的一种用于在PIC上制造SOI晶圆的方法的流程图。

图7是本发明实施例提供的实现热效率的SOI晶圆的一部分的俯视图。

图8是本发明实施例提供的实现热效率的SOI晶圆的一部分的俯视图。

具体实施方式

首先，应理解，尽管下文提供一个或多个实施例的说明性实现方式，但所公开的系统和/或方法可以使用任何数量的技术来实施，无论技术是当前已知还是现有的。本发明不应限于下文所说明的说明性实现方式、附图和技术，包括本文所说明并描述的示例性设计和实现方式，而是可以在所附权利要求书的范围以及其等效物的完整范围内修改。

PIC可以是经由光纤接收光的光调制器的一部分。典型的PIC包括SOI晶圆，而SOI晶圆包括设置在SOI层和基硅层之间的埋入氧化物(buried oxide，BOX)层。SOI层可以包括两个相隔一定距离设置的平行波导，其中，每个平行波导承载一部分接收到的光。PIC中需要调整光在一个波导上传播相对于在另一个波导上传播的相位。上述相位可以通过使用片上电阻加热器在本地加热其中一个波导进行调整。

但是，产生调整光在其中一个波导上传播的相位所需的热量需要太多功率，大约10～100毫瓦。另外，电阻加热器产生的热量通常会更快、更容易向下贯穿PIC的所有层进行消散，而不会长时间停留在波导内以使光相位发生变化。因此，根据本发明实施例，通过去除位于待加热波导正下方的BOX层一部分，能够使PIC增加波导内的热阻。

图1是PIC中包括的SOI晶圆100的一部分的横截面图。如图例150所定义，波导114的光传播轴是沿着z轴的。x轴基本上平行于SOI晶圆100的平面。y轴基本上垂直于SOI晶圆100的平面。

SOI晶圆100包括基半导体层103、绝缘体层106、SOI层109和包覆层111。绝缘体层106设置在SOI层109和基半导体层103之间。包覆层111设置在SOI层109之上。

基半导体层103可以是由硅、含硅材料或其它合适的衬底材料制成的半导体衬底。SOI晶圆100的下部129可以是基半导体层103的下边缘。绝缘体层106，也称为BOX层，可以由二氧化硅或其它合适的绝缘体制成。在一个实施例中，绝缘体层106的高度可以大约为2～3微米(μm)。

SOI层109可以由硅或其它合适的半导体材料制成。在一个实施例中，SOI层109的高度可以为0.2μm。SOI层109用于形成波导和任何其它光学功能。例如，SOI层109包括波导114。波导114可以通过蚀刻出SOI层109中的部分117A和117B等方式形成。在一个实施例中，波导114界定侧壁120。虽然图1示出了SOI层109中的侧壁120为垂直面，但应理解，由于半导体制造工艺差异，侧壁120可能会稍微变圆或倾斜。

SOI层109可以通过光刻技术进行图案化，并且通过反应离子蚀刻(reactive-ionetching，RIE)等干蚀刻工艺进行蚀刻。光刻技术是一种工艺，使用光将几何图案从光掩模转印到SOI层109等衬底上的感光化学光刻胶(photoresist，PR)涂层。RIE是一种干蚀刻工艺，使用化学反应等离子去除沉积在SOI层109等晶圆衬底上的材料。例如，利用界定波导114对准z轴的第一图案生成第一光掩模(未示出)。光刻工艺将第一图案转印到SOI层109上。RIE工艺根据转印的第一图案去除SOI层109中的部分117A和117B，以形成波导114。

包覆层111可以由氧化硅(SiO_x)、氮化硅(SiN_x)、碳化硅(SiC)、碳氮化硅(SiCN)或其它合适材料等制成。包覆层111设置在SOI层109和波导114之上。包覆层111的沉积过程通过一个或多个步骤执行，从而使SOI晶圆100设置有一个平整表面。包覆层111可以仅设置在SOI层109的一部分之上，使得波导114被包覆层111覆盖。

其它功能层可以形成于包覆层111之上。如图1所示，电阻加热器123可以设置在包覆层111之上。电阻加热器123可以是由低电阻材料或掺杂硅材料制成的电阻器。低电阻材料可以是金属(例如，钛钨(TiW)合金)、导电陶瓷(例如，氮化钛(TiN)或氮化二钽(TaN))，等等。虽然在图1中电阻加热器123是设置在包覆层111之上的，但应理解，电阻加热器123也可以位于SOI晶圆100的一侧。

在操作中，包括SOI晶圆100的PIC可以从外部光纤(未示出)接收光，并将光分成至少两个光束。其中一个光束可以沿波导114传播，另一光束可以沿设置在SOI晶圆100上的其它参考波导(未示出)传播。在光调制中，其中一个光束的相位需要相对于另一光束的相位进行调整，然后这两个光束才能重新合并。

电阻加热器123可以用于通过向SOI晶圆100提供热量，调整沿波导114传播的光束的相位。例如，可以将电流施加到电阻加热器123，产生的热量贯穿包覆层111到达波导114。

然而，在包括SOI晶圆100的典型PIC中，热量在波导114中停留的时间不足以改变在波导114上传播的光束的相位，所以不需要向电阻加热器123施加大量功率。这可能是因为电阻加热器123产生的热量从波导114沿y轴垂直向下消散，贯穿绝缘体层106和基半导体层103到达下部129，如箭头126所示。本发明实施例提供了一种SO1晶圆100，用于通过去除波导114下方的绝缘体层106的一部分使波导114具有热效率。

图2是本发明实施例提供的实现热效率的SOI晶圆200的一部分的横截面图。如图2所示，SOI晶圆200类似于SOI晶圆100，除SOI晶圆200包括蚀刻部分203、插槽206和207以及多晶硅层215之外。另外，SOI晶圆200还包括基半导体层103、绝缘体层106、SOI层109以及一个或多个包覆层111。例如，在进行图案化和蚀刻以去除蚀刻部分203以及插槽206和207之后，SOI晶圆200就是SOI晶圆100的一部分的横截面图。

多晶硅层215设置在SOI层109或包覆层111之上。包覆层111充当SOI层109和多晶硅层215之间的缓冲区，包覆层111位于多晶硅层215的各个部分之间。这样，包覆层111可以沉积在SOI层109上，多晶硅层215可以沉积在包覆层111上。多晶硅层215可以用于进一步减少光学吸收，并且可以由多晶硅或氮化硅制成。

在一个实施例中，插槽206和207可以是图案化到多晶硅层215和SOI层109中的孔或光圈，并且稍微图案化到绝缘体层106中，从而有助于去除绝缘体层106的一部分。插槽206和207沿y轴从SOI晶圆200的上表面垂直延伸到绝缘体层106的上表面。插槽206和207可以位于波导114的任一侧的多晶硅层215和SOI层109内。插槽206和207可以包括沿y轴的垂直于SOI晶圆200平面的垂直侧壁213。

如图2所示，插槽206和207与波导114相隔预定义距离，并且不抵靠波导114。在一个实施例中，插槽206和207与波导114相隔的距离相等，并且位于波导114的任一侧。在一个实施例中，插槽206和207与波导114相隔的距离可以不同。在一个实施例中，插槽206和207的位置有助于蚀刻出绝缘体层106中位于波导114正下方的一部分的。

虽然图2示出了插槽206和207位于波导114的任一侧，但插槽206和206可以在靠近波导114的任一位置上进行图案化。例如，插槽206和207与波导114相隔的距离不需要相等。在一些实施例中，插槽206和207与波导114相隔的距离可以不同。在一些实施例中，插槽207和207可以位于波导114的同一侧。

在一些实施例中，只有一个插槽206或207可以图案化到多晶硅层215和SOI层109中，并且稍微图案化到绝缘体层106中。单个插槽206或207可以靠近波导114，使得插槽206或207可以用于去除绝缘体层106的一部分。在一个实施例中，插槽206或207可以与波导114平行且沿同一方向扩散或延伸。

在一些实施例中，插槽206和207的直径260足够大，使得干蚀刻自由基可以到达绝缘体层106，并且使得反应副产物可以通过插槽206和207离开。插槽206和207的直径260足够大，还使得插槽206和207通过氧化物沉积重新密封。例如，插槽206和207沿x轴的直径260大约为500纳米(nm)。在一些实施例中，插槽206和207的高度261可以基本上等同于多晶硅层215和SOI层109的高度。

在一个实施例中，从SOI晶圆200中去除绝缘体层106的一部分，产生了蚀刻部分203。在一个实施例中，从绝缘体层106中去除的部分位于波导114的正下方。蚀刻部分203是绝缘体层106内的空隙、光圈或真空。例如，通过贯穿插槽206和207进行的缓冲氧化物蚀刻(buffered oxide etch，BOE)等去除绝缘体层106的这一部分。BOE是微制造中采用的湿蚀刻剂，以蚀刻绝缘体层106中位于波导114下方的这一部分内的氧化物。

在一个实施例中，绝缘体层106中沿y轴去除的这部分的高度219和蚀刻部分203的高度219等于绝缘体层106的高度。蚀刻部分203的高度219从SOI层109的下边缘延伸到基半导体层103的上边缘。绝缘体层106中沿z轴去除的这部分的深度218和蚀刻部分203的深度218可以大于等于波导114的深度。在一个实施例中，绝缘体层106中沿x轴去除的一部分的宽度220和蚀刻部分203的宽度220可以大于等于波导114的宽度225。

如图2所示，蚀刻部分203的宽度220，还有绝缘体层106中去除的这一部分的宽度220，可以稍微大于波导114的宽度225。类似地，蚀刻部分203的深度218，还有绝缘体层106中去除的这一部分的深度218，也可以稍微大于波导114的深度。蚀刻部分203的高度219，还有绝缘体层106中去除的这一部分的高度219，可以基本上等于绝缘体层106的高度。在一些实施例中，只要蚀刻部分203设置在波导114的下方，使得波导114位于蚀刻部分203的中心，则蚀刻部分203的宽度220和深度218可以分别为任意宽度和深度。在一些实施例中，蚀刻部分203的宽度220可能不足以延伸到设置在SOI层109上的其它波导的下方。类似地，蚀刻部分203的深度218可能不足以延伸到设置在SOI层109上的其它波导的下方。

蚀刻部分203可以产生基本上无气体的真空。因此，热量基本上不能贯穿SOI晶圆200中的蚀刻部分203，或者贯穿蚀刻部分203的耐热性显著提高。在一个实施例中，真空可以是减压气体环境，例如，氮环境。相对于波导114，包括蚀刻部分203的SOI晶圆200的热效率高。这是因为当电阻加热器123向SOI晶圆200施加热量，并且热量沿y轴垂直向下传播时，通常从波导114传递到绝缘体层106的热量由于放置了蚀刻部分203而不能再这样传播。也就是说，由于蚀刻部分203位于波导114的正下方，并且蚀刻部分203可能不接收热量，所以热量难以从波导114消散到SOI晶圆200中的绝缘体层106中。这样，SOI晶圆200中的波导114可以保留更多的热量，无需使用尽可能多的功率来启动电阻加热器123。

图3A至图3C共同示出了本发明实施例提供的一种制造PIC中包括的SOI晶圆300的一部分的方法的实施例。出于说明目的，图3A至图3C所示的方法示出了在单个波导114的下方制造单个蚀刻部分203。然而，图3A至图3C所示的方法适用于在不同波导114的下方制造任意数量的蚀刻部分203。

图3A是本发明实施例提供的SOI晶圆300的一部分的横截面图，示出了制造SOI晶圆300的一部分的第一步骤。SOI晶圆300类似于SOI晶圆200，除SOI晶圆300还包括PR涂层303之外。PR涂层303设置在多晶硅层215之上，以包括界定波导114以及插槽206和207的图案。如图3A所示，插槽206和207也位于PR涂层303内。图3A所示的插槽206和207通过RIE等干蚀刻工艺等形成。干蚀刻工艺贯穿PR涂层303的下边缘306蚀刻插槽206和207。

图3B是本发明实施例提供的在插槽206和207贯穿PR涂层303形成之后的SOI晶圆300的一部分的横截面图。在图3B中，插槽206和207向下延伸到多晶硅层215和SOI层109中。例如，图3B所示的插槽206和207通过RIE等干蚀刻工艺沿y轴向下延伸。干蚀刻工艺贯穿多晶硅层215和SO1层109蚀刻插槽206和207。在一个实施例中，插槽206和207向下延伸到绝缘体层106的上边缘309，以便于去除绝缘体层106的一部分。

图3C是本发明实施例提供的在插槽206和207贯穿PR涂层303、多晶硅层215和SOI层109形成之后的SOI晶圆300的一部分的横截面图。在图3C中，插槽206的下边缘330和插槽207的下边缘330可以抵靠绝缘体层106的上边缘309，以便于去除蚀刻部分203。例如，绝缘体层106的一部分可以通过BOE等湿蚀刻工艺经由插槽206和207去除。应理解，只要蚀刻剂没有去除基半导体层103或SOI层109的任何部分，则可以使用该蚀刻剂去除绝缘体层106的一部分，以产生蚀刻部分203。

图4是本发明另一实施例提供的实现热效率的SOI晶圆400的一部分的横截面图。例如，在进行图案化和蚀刻以去除蚀刻部分203、插槽206和207以及外部插槽406和407之后，SOI晶圆400是SOI晶圆100的一部分的横截面图。因为SOI晶圆400包括基半导体层103、绝缘体层106、SOI层109、多晶硅层215和各种包覆层111，所以SOI晶圆400类似于SOI晶圆200。SOI晶圆400还包括蚀刻部分203。例如，波导114被一定厚度的包覆层111覆盖，使得多晶硅层215不会干扰波导114中存在的光学模式。与SOI晶圆200不同，SOI晶圆400包括外壳403。外壳403可以通过外部插槽406和407形成。

在一个实施例中，因为外部插槽406和407是图案化到SOI层109中的孔或光圈，所以外部插槽406和407类似于插槽206和207。然而，与插槽206和207不同，外部插槽406和407一直向下蚀刻到绝缘体层106的下边缘或基半导体层103的上边缘450。如图4所示，外部插槽406和407具有侧壁408。侧壁408沿y轴从SOI晶圆400的上表面垂直延伸到绝缘体层106的下表面或基半导体层103的上边缘450。外部插槽406的下边缘409紧靠基半导体层103的上边缘450。类似地，外部插槽407的下边缘409紧靠基半导体层103的上边缘450。

如图4所示，外部插槽406和407与波导114以及插槽206和207相隔预定义距离。在一个实施例中，外部插槽406和407与波导114相隔的距离相等，并且位于波导114的任一侧。在本实施例中，外部插槽406与插槽206和波导114可以相隔预定义距离。类似地，外部插槽407与插槽207和波导114可以相隔预定义距离。在一个实施例中，插槽206和207的位置有助于包围蚀刻部分203，使得用于蚀刻绝缘体层106的一部分的湿蚀刻剂不能蚀刻绝缘体层106中延伸到外部插槽406和407之外的任何部分。

在一些实施例中，外部插槽406和407的直径460足够大，使得干蚀刻自由基可以到达基半导体层103，并且使得反应副产物可以通过外部插槽406和407离开。外部插槽406和407的直径460足够大，还使得外部插槽406和407通过氧化物沉积重新密封。例如，外部插槽406和407沿x轴的直径460大约为500nm。在一些实施例中，外部插槽406和407的高度465可以基本上等同于多晶硅层215、SOI层109和绝缘体层106的高度。

在一个实施例中，外部插槽406和407由多晶硅层215形成。例如，在从SOI层109和绝缘体层106蚀刻出外部插槽406和407之后，制成多晶硅层215的多晶硅材料可以沉积在外部插槽406和407中。如图4所示，薄的包覆层111也可以存在于外部插槽406和407中的两个多晶硅层215之间。

在一个实施例中，外壳403包括蚀刻部分203。蚀刻部分203被存在于外部插槽406和407中的多晶硅层215包围。这样，外壳403至少部分地包围绝缘体层106中位于波导114正下方的区域。在一个实施例中，在去除绝缘体层106的一部分以产生蚀刻部分203之前，使用外部插槽406和407设置外壳403。这是因为外壳403产生了边界。通过湿蚀刻剂可以使用该边界将绝缘体层106中位于波导114下方的一部分去除，以产生蚀刻部分203。这样，可以通过外壳403或填充外部插槽406和407的多晶硅层215，防止湿蚀刻剂溢出到绝缘体层106的外部区域中，防止去除绝缘体层106中的不必要部分。例如，需要小心蚀刻绝缘体层106，以确保不去除绝缘体层106中位于其它波导下方的部分。在这种情况下，使用SOI晶圆400防止湿蚀刻剂去除绝缘体层106中用于PIC中其它器件的部分，这可能是有利的。

图5A至图5C共同示出了另一种使用SOI晶圆400制造PIC的方法。出于说明目的，图5A至图5C所示的方法示出了在具有单个外壳403的单个波导114的下方制造单个蚀刻部分203。然而，图5A至图5C所示的方法适用于在不同波导114的下方制造任意数量的蚀刻部分203，每个波导的外壳403都不同。

图5A是本发明实施例提供的SOI晶圆400的一部分的横截面图，示出了使用SOI晶圆400制造PIC的第一步骤。如图5A所示，外部插槽406和407位于SOI层109和绝缘体层106内。例如，外部插槽406和407可以通过RIE等干蚀刻工艺形成。干蚀刻工艺贯穿SOI层109和绝缘体层106蚀刻外部插槽406和407。与插槽206和207不同，外部插槽406和407向下延伸到绝缘体层106的下边缘，以到达基半导体层103的上边缘450。

图5B是本发明实施例提供的在将外部插槽406和407蚀刻到SOI晶圆400中之后的SOI晶圆400的一部分的横截面图。如图5B所示，多晶硅层215沉积在SOI层109和包覆层111的上方。在一个实施例中，包覆层111可以将波导114与多晶硅层215分离。如图5B所示，多晶硅层215也沉积在外部插槽406和407中。多晶硅层215沉积在外部插槽406和407中之后，形成外壳403。

图5C是本发明实施例提供的在外壳403形成于SOI晶圆400中之后的SOI晶圆400的一部分的横截面图。插槽206和207也形成于多晶硅层215和SOI层109中。例如，插槽206和207可以通过RIE等干蚀刻工艺形成。干蚀刻工艺贯穿多晶硅层215和SOI层109蚀刻插槽206和207。在一个实施例中，插槽206和207向下延伸到绝缘体层106的表面，以便于去除绝缘体层106的一部分。

如图5C所示，去除绝缘体层106中包围在外壳403内的一部分，以形成SOI晶圆400中的蚀刻部分。例如，绝缘体层106的一部分可以通过BOE等湿蚀刻工艺经由插槽206和207去除。在本实施例中，由于存在外壳403，可以更准确地执行湿蚀刻工艺，从而防止使用湿蚀刻剂去除绝缘体层106中延伸到外壳403外部或延伸到外部插槽406和407之外的任何部分。这是因为BOE等湿蚀刻剂的选择性多，并且只能蚀刻存在于绝缘体层106中的氧化物。也就是说，湿蚀刻剂可能无法蚀刻存在于外部插槽406和407中的多晶硅层215中的多晶硅材料。应理解，只要蚀刻剂没有去除基半导体层103或SOI层109的任何部分，则可以使用该蚀刻剂去除绝缘体层106的一部分，以产生蚀刻部分203。

图6是本发明各种实施例提供的用于在PIC上制造SOI晶圆的方法600的流程图。SOI晶圆可以是SOI晶圆200或400中的任一个。方法600可以由能够制造SOI PIC的半导体制造商执行。方法600在本文公开的SOI晶圆制造过程中执行。

在步骤603处，设置用于制造的SOI晶圆。SOI晶圆可以包括位于基半导体层103和SOI层109之间的绝缘体层106。在一个实施例中，SOI层109可以包括波导114。波导114通过蚀刻出SOI层109中围绕波导114的部分117A和117B形成。

在步骤606处，在SOI层109内设置两个插槽206和207。例如，如上文参考图3A至图3C所述，插槽206和207可以通过干蚀刻工艺设置。在一个实施例中，第一插槽206和第二插槽207位于波导114的相对侧。在一个实施例中，第一插槽206和第二插槽207与波导114相隔预定距离。在一个实施例中，第一插槽和第二插槽从SOI晶圆的上表面垂直延伸到绝缘体层106的上表面。

在步骤609处，去除绝缘体层106的一部分，以形成绝缘体层106中的蚀刻部分203。在一个实施例中，如上文参考图3A至图3C所述，通过湿蚀刻工艺去除绝缘体层106的一部分。在一个实施例中，蚀刻部分203位于波导114的正下方。在一个实施例中，蚀刻部分203的宽度至少等于波导114的宽度。

在一些实施例中，方法600还可以包括步骤606和步骤609之间的步骤，其中，将两个外部插槽406和407设置在SOI层109和绝缘体层106中。如上参考图4A至图4C所述，两个外部插槽406和407可以通过干蚀刻工艺形成。在一实施例中，相对于波导114，两个外部插槽406和407可以位于插槽206和207之外。在一个实施例中，多晶硅层215可以沉积在SOI层109的上方，多晶硅层215可以沉积在外部插槽406和407中，以形成外壳403。

图7是本发明实施例提供的实现热效率的SOI晶圆700的一部分的俯视图。如图例150所定义，波导114的光传播轴是沿着z轴的。x轴基本上平行于SOI晶圆700的平面。y轴基本上垂直于SOI晶圆700的平面。根据本发明各种实施例，SOI晶圆700可以是SOI晶圆200或SOI晶圆400。

如图7所示，插槽206和207沿z轴不连续，而波导114沿z轴连续。例如，SOI晶圆700的部分703可以不包括插槽，因此，可以不蚀刻部分703下方的绝缘体层106。这样，蚀刻部分203可以根据插槽206和207的位置细分为各个部分。例如，蚀刻部分203可以在SOI晶圆700的一部分中细分为两个部分，第一部分对应于第一组插槽706，第二部分对应于第二组插槽709。不包含插槽的SOI晶圆700的部分703可以为悬空结构提供机械支撑。

图8是本发明实施例提供的实现热效率的SOI晶圆800的一部分的俯视图。SOI晶圆800类似于SOI晶圆200、400和700，除SOI晶圆800包括弯曲波导114之外。在波导114弯曲的实施例中，SOI晶圆700的每一层也可以弯曲。例如，PR涂层303、多晶硅层215、SOI层109和/或绝缘体层106也可以弯曲，与弯曲波导114对齐。沉积在波导114上方的包覆层11l至少可以是一条边缘弯曲以容纳弯曲波导114。

如图8所示，插槽207和206还可以弯曲，与弯曲波导114对齐。在本实施例中，绝缘体层106中去除的部分至少可以是面向弯曲波导114的边缘弯曲。这样，蚀刻部分203至少还可以是面向弯曲波导114的边缘弯曲。在一个实施例中，可以仅弯曲蚀刻部分203的面向弯曲波导114的边缘。在一个实施例中，蚀刻部分203的任何边缘都可以弯曲。

在一些实施例中，将蚀刻部分203和外壳403包含在内，不会对光在包括本文所公开的任何SOI晶圆200或400的PIC中传播产生任何不利影响。本文公开的实施例提供了一种简单且可控的结构，以使SOI晶圆具有高热效率。蚀刻部分203或去除绝缘体层106降低了SOI晶圆的屈曲概率。

除非另有说明，否则术语“基本上”是指包括随后数字的±10％的范围。虽然本发明提供了几个实施例，但应理解，在不脱离本发明的精神或范围的情况下，所公开的系统和方法可以通过其它多种具体形式体现。本发明示例应被视为说明性而非限制性的，且本发明并不限于本文所给出的细节。例如，各种元件或部件可以在其它系统中组合或集成，或者某些特征可以省略或不实施。

另外，在不脱离本发明范围的情况下，各种实施例中描述及说明为离散或单独的技术、系统、子系统和方法可与其它系统、模块、技术或方法结合或集成。展示或论述为彼此耦合或直接耦合或者通信的其它项也可以采用电方式、机械方式或其它方式通过某一接口、设备或中间部件间接地耦合或通信。其它变更、替换、更替示例对本领域技术人员而言是显而易见的，均不脱离本文公开的精神和范围。