时钟分数分频器模块、图像和/或视频处理模块及设备
阅读说明：本技术 时钟分数分频器模块、图像和/或视频处理模块及设备 (Clock fractional divider module, image and/or video processing module and apparatus ) 是由 C·艾谢纳 D·皮埃尔恩蒂利 D·库佩 G·蒙塔尔巴诺 于 2020-04-03 设计创作，主要内容包括：本发明涉及一种时钟分数分频器模块(100),其形成为、在其中包括或集成有双核心锁步单元(10；20；30),其中,所述双核心锁步单元(10；20；30)被配置为能够实现附有误差检测、识别和/或校正装置、机制或处理的时钟分数分频装置、机制或处理。(The invention relates to a clock fractional divider module (100) formed as, including or integrated in a dual core lockstep unit (10; 20; 30), wherein the dual core lockstep unit (10; 20; 30) is configured to enable a clock fractional divider means, mechanism or process with an error detection, identification and/or correction means, mechanism or process attached thereto.)
技术领域
本发明涉及一种时钟分数分频器模块、一种图像和/或视频处理模块及一种设备、特别是车辆。
背景技术
鉴于硬件设计复杂性、成本和功耗的限制，在涉及集成电路设计的许多技术领域中，涉及到时钟分数分频器模块，来建立对所需系统处理性能的顺应性。然而，在这样的架构中，对导致主系统故障的常见原因的错误或故障的处理通常仍不能完全令人满意。
发明内容
根据本发明的时钟分数分频器模块具有更可靠地检测、识别和/或校正可能的误差的优点。这通过提供一种时钟分数分频器模块来实现，该时钟分数分频器模块形成为、其中包括和/或集成有双核心锁步单元，其中，所述双核心锁步单元被配置为能够实现附有误差检测、识别和/或校正装置的时钟分数分频装置、机制和/或处理。通过这样的配置，可以更可靠地检测、识别和/或校正可能的误差。
从属权利要求包含本发明的有利实施例。
根据本发明的一个优选实施例，所提出的时钟分数分频器模块可以在其中包括或集成有作为第一组件的主时钟分数分频器模块核心单元。
所述主时钟分数分频器模块核心单元可以优选地被配置为能够实现相应的(underlying)时钟分数分频处理、特别是以通常或常见的方式来实现。
就这一点而言，在根据本发明的一个有利实施例形成的时钟分数分频器模块中，所述主时钟分数分频器模块核心单元可以被配置为能够产生相应的时钟启用信号以选通和/或启用输入参考时钟和/或相应地产生输出时钟。
附加地或替代地，根据本发明的分数分频器模块可以在其中包括或集成有作为第二组件的检查器时钟分数分频器模块核心单元。
所述检查器时钟分数分频器模块核心单元可以被配置为能够实现相应的误差检测、识别和/或校正。
在这样的情况下，所述检查器时钟分数分频器模块核心单元可以另外被配置为能够产生时钟启用信号或特定时钟启用信号、特别是以与相应的主核心时钟启用信号进行比较。
根据本发明的时钟分数分频器模块可以在其中包括或集成有作为第三组件的锁步比较单元。
相应的检查器时钟分数分频器模块核心单元可以被配置为能够实现相应的误差识别、检测和/或与所述锁步比较单元协作检测。
所述锁步比较单元可以被配置为能够实现以下项中的至少一项：
-比较所述主时钟分数分频器模块核心单元和检查器时钟分数分频器模块核心单元的或者分配给所述主时钟分数分频器模块核心单元和检查器时钟分数分频器模块核心单元的核心时钟启用信号，特别是，如果这些启用信号不同，则产生误差信号，以及
-比较所述主时钟分数分频器模块核心单元和检查器时钟分数分频器模块核心单元的或者分配给所述主时钟分数分频器模块核心单元和检查器时钟分数分频器模块核心单元的作为主启用信号和检查器启用信号的启用信号，特别是，如果这些启用信号不同，则产生误差信号，
-特别是，均借助于XOR逻辑运算。
根据本发明的另一优选实施例的本发明的时钟分数分频器模块可以全部或部分地、特别是其组件或其组件的部分中的一个或多个被实现为软件组件和硬件组件中的至少一个或者通过软件组件和硬件组件中的至少一者实现、特别是基于一个或多个的半导体模块和/或ASIC实现。
本发明还涉及一种图像和/或视频处理模块，其包括和/或具有在功能上和/或在物理上连接到所述图像和/或视频处理模块的根据本发明形成和/或配置的时钟分数分频器模块。
此外，本发明还考虑到一种设备、特别是车辆，其包括根据本发明设计的图像和/或视频处理模块。
附图说明
在下面的部分中，参考附图公开了本发明的实施例。
图1是示出了根据本发明的优选实施例的时钟分数分频器模块的一个优选实施例的示意性框图。
图2是示出了根据本发明的一个优选实施例的时钟分数分频器模块的替代优选实施例的示意性框图。
具体实施方式
在下文中，通过参考附图1和附图2详细描述本发明的实施例和技术背景。相同或等同的元件以及相同或等同地起作用的元件以相同的附图标记来表示。并非在元件和组件出现的每个情况下都重复对元件和组件的详细描述。
在不脱离本发明的要旨的情况下，本发明的实施例的所描绘和描述的特征以及其他特性可以任意地分离和重新组合。
通过参考、但不受限于图1和图2，在下文中将进一步讨论如上所概述的本发明的关键方面及其其他特征以及本发明的特性和优点。
借助于示意性框图的这些附图示出了根据本发明的时钟分数分频器模块100的优选实施例。
在这些实施例中，时钟分数分频器模块100通常通过作为第一组件的主时钟分数分频器模块核心单元10、作为第二组件的检查器时钟分数分频器模块核心单元20以及作为第三单元的锁步比较单元30形成。这些单元与其他组件一起借助于布线图案150连接。
组件中的每个、组件的组或时钟分数分频器模块100本身可以部分或全部形成为硬件、例如ASIC组件，和/或形成为编程结构或可编程结构内的软件实体。
(1)本发明尤其提出对时钟分数分频器模块100或CFDM的改进，并且尤其提出相应的改进操作和/或控制方法。
(2)根据对本发明的要旨之一的特定观点，本发明潜在的一个关键方面在于——即或例如，在常见的时钟分数分频器模块100或CFDM和方法内——提供并因此整合双核心锁步方案方法和/或架构、模块和/或装置，特别是，以便实现具有改进和/或提高的误差识别/校正率的误差识别/校正机制。
(3)所述双核心配置10；20；30——在相应的CFD模块100和/或方法中——包括作为第一组件的主CFDM核心10和作为第二组件的检查器CFDM核心20。
(4)主CFDM核心10实现通常和/或公知的分数时钟分频处理。
(5)检查器CFDM核心20被配置为能够用于误差检测或与误差检测相结合、特别是与第三组件协作，该第三组件实现锁步比较单元30或处理，其另外被提供作为本发明的构思的其他附加或可选的关键组件。
(6)图1和2阐明了本发明的配置的实施例。
(7)根据本发明的要旨的特定的附加或替代的观点，本发明潜在的一个关键方面在于提供——即，除了通过上述主CFDM核心组件10和/或处理实现的通常和/或公知的分数时钟分频处理和/或映射模块之外的——作为模块组件和/或作为处理组件的附加的检查器核心单元20和/或锁步比较单元30。
(8)仍根据本发明的要旨的其他附加或替代的观点，当从本发明的配置的实施例开始时，粗略地说，公知或现有技术的配置通过仅省略检查器核心单元和锁步比较单元而得到。
技术背景
在常见的集成电路设计中经常采用分数时钟分频，以满足所需系统处理性能，同时限制硬件设计复杂性、成本和功耗。存在在公开文献中被广泛描述并且对本领域普通技术人员而言一般是公知的一些技术。
时钟产生和时钟控制中的故障一般表示常见原因的错误源，并且会导致主系统故障。
存在诸如安全关键型系统的系统和应用程序，其需要特定的误差检测和控制机制，以防止和减轻时钟故障的影响。
存在一些时钟监测的技术，以检测时钟误差。它们中的大多数被设计为能够通过依靠双时钟方案来检测时钟树的给定阶段处的时钟误差，在双时钟方案中，参照参考慢时钟信号来监测快时钟信号。当慢参考时钟的一个周期内的快时钟周期的数量之间的差异大于预定阈值(其取决于两个时钟信号之间的预期相对抖动)时，检测到误差。
以这样的方法，两个时钟源的独立性对于防止常见原因的故障至关重要。
本发明尤其解决了这样的问题：其中，相应的时钟信号的产生替代地在源处并且在假定输入参考时钟是正确的情况下被监测。
特别地并且根据本发明的特别限定，可编程或编程的时钟分数分频器模块(CFDM：clock-fractional divider module)100和/或处理嵌入能够实现高的时钟故障检测能力的双核心锁步(DCLS：dual-core lock step)误差检测机制。
本发明的详细方面
CFDM100被配置为能够操作为直接数字合成器，该直接数字合成器将参考时钟作为输入并且通过基于确定时钟分频因子的可编程预加载计数器值对输入时钟进行选通来产生输出时钟信号。
根据特定实施例，并且为了简化本发明的说明，可以假设DCLS-CFDM100由相应的系统通过适合的寄存器接口120、40、例如基于公知的AMBA APB(ARM-Peripheral-Bus)协议可编程或被编程。
在此描述的CFDM 100的特征尤其在于具有双核心锁步(DCLS)架构10；20；30，其能够并且被配置为用于检测所产生的输出时钟中的误差，并且包括作为第一组件的主时钟分数分频器模块核心单元10、作为第二组件的检查器时钟分数分频器模块核心单元20以及作为第三组件的锁步比较单元30。
因此，双核心锁步(DCLS)CFDM架构10；20；30可以由主CFDM核心10、检查器CFDM核心20和/或锁步比较单元(LCSU：lock-step compare unit)30组成或者包括主CFDM核心10、检查器CFDM核心20和/或锁步比较单元(LCSU)30。
分数时钟分频器100和DCLS架构10；20；30将在下文中与根据本发明的优选实施例的误差检测机制一起描述。
分数时钟分频器
在下文中称为主核心的主CFDM核心单元10可以被配置为能够执行分数时钟分频的实际功能，而检查器核心单元20与锁步比较单元30一起支持时钟误差检测。
分数时钟分频基于输入时钟信号的多相表示来执行，并且依赖于预加载的N位相位参考值和具有进位的N位加法器。
图1和图2示出了根据本发明的实施例的DCLS CFDM的框图，其中，在该特定实施例中，考虑了N＝8位的情况。
N位精度允许将输入时钟信号表示为多相信号，其中，多相信号具有K等于2的N次方个相位和输入时钟周期的K倍的周期。
令fc_in、Tc_in＝1/fc_in、Tc_polyphase＝K×Tc_in分别表示输入时钟频率、输入时钟周期和多相输入时钟信号周期。
预加载计数器参考值确定出自每个周期Tc_polyphase的K个相位的输入时钟的哪些相位被启用(enable)以及哪些被选通。为了实施时钟选通控制，参考相位的预加载值与相位计数值相加，并且如果N位加法器结果大于(K-1)，则发出进位信号(即，进位位设置为“1”)。进位信号连接到时钟选通单元的时钟启用输入端口，以在被发出时释放时钟选通。
所描述的机制产生由一系列时钟脉冲组成的输出时钟信号，所述一系列时钟脉冲可以满足下面特性中的一个或多个：
-每个时钟脉冲持续Tc_in的时间跨度。
-连续的时钟脉冲通常以可变的时间间隔被间隔开，但始终以Tc_in的时间跨度的整数倍被间隔开。
-时钟脉冲的完整序列是周期性的，至少具有等于Tc_polyphase的时间周期的周期。
-每个周期Tc_polyphase的时钟脉冲的数量等于预加载的相位参考值mst_phase_ref，其中，mst_phase_ref的范围可以从0到(K-1)。
-平均输出时钟频率由fc_out＝fc_in×mst_phase_ref/K给定，从而时钟频率比fc_out/fc_in的范围为0、1/K、2/K、…、(K-1)/K。
双核心锁步CFDM
现在描述时钟误差检测机制。DCLS CFDM架构支持或被配置为能够支持以下方面中的一个或多个：
-在主和/或检查器CFDM逻辑单元10和20中的瞬时和永久性错误或故障检测。
-对由于寄存器内容损坏而导致的错误相位参考值的检测。
-对由于寄存器地址损坏(其在系统对参考值编程时可能会出现)而导致的错误相位参考值的检测。
-对由于寄存器内容损坏而导致的错误CFDM启用和/或旁路控制的检测。
时钟启用误差检测
在DCLS架构中，主核心10借助于在下文中称为检查器核心20的检查器CFDM核心20来监测，该检查器CFDM核心20包括相同的相位计数器和时钟启用逻辑，接收相同的输入信号，并且在正常操作条件下产生相同的时钟启用/选通信号。
主时钟启用/选通信号和检查器时钟启用/选通信号在每个输入时钟循环通过LSCU 30被连续比较。当两个信号不同时，误差信号clk_err_pulse被产生。
在实践中，由专用LSCU 30检测到的时钟启用误差导致以与输入时钟相同速度的快连续脉冲，因此其很难观察到。因此，为了便于观察，clk_err_pulse脉冲信号借助于适合的胶连逻辑被转换为基于电平的输出误差信号clk_err。
一旦主-检查器时钟启用、LSCU检测到第一个误差脉冲，则发出clk_err信号，无论后续误差脉冲如何，其状态都保持不变，直到相应的复位信号被发出为止(即，软复位rst_func_soft或完全HW复位preset_n)。
此外，为了对常见原因故障提供强大的恢复力，检查器核心输入信号被延迟两个时钟循环，同时主核心时钟启用信号被延迟两个时钟循环，以确保主时钟启用信号和检查器时钟启用信号的同步锁步比较。
相位参考误差检测
为了防止由于损坏的相位参考值而导致常见原因故障，CFDM主核心相位参考值和检查器核心相位参考值可以经由映射于不同地址的两个不同的寄存器进行编程。
此机制有两个优点：
(1)确保故障相位参考值不被主核心相位计数器和检查器核心相位计数器两者共享。否则，相同的故障时钟启用信号将分别被主核心10和检查器核心20两者产生，并且其将无法被LSCU 30观察到。
(2)当系统对参考值编程时，使用不同的地址提供有效的端对端地址保护。
主、检查器核心启用误差检测
为了防止由于控制寄存器内容的损坏引起的故障CFDM启用/旁路控制而导致的常见原因故障，专用的主启用信号和检查器启用信号(分别为mst_enable和chk_enable)可以被使用并且被映射在单独的位上映射到如寄存器地址映射表中所述的单个控制寄存器中。
mst_enable和chk_enable位信号通过LCSU来比较(即，经由XOR运算)，如果它们不同，则产生误差信号ctrl_err_pulse。对于clk_err_pulse信号，为了便于观察，ctrl_err_pulse脉冲信号借助于适合的胶连逻辑被转换为基于电平的输出误差信号clk_err。
一旦主核心10和检查器核心20分别启用信号、LSCU检测到第一误差脉冲，则发出clk_err信号，无论后续误差脉冲如何，其状态都保持不变，直到相应的复位信号被发出为止(即，软复位rst_func_soft或完全HW复位preset_n)。
为了降低设计复杂性，在主核心10和检查器核心20两者的输入处分别内部地产生唯一启用信号。在通过对相应的控制寄存器位编程来发出主启用信号和检查器启用信号的情况下，发出内部启用信号。该机制确保及时检测可能会导致启用控制寄存器中的单个位翻转的单个事件翻转(single-event-upset)。
然而，如果由于控制寄存器的错误编程或HW随机故障而使得主核心10或检查器核心20各自的启用信号失效，则CFDM将被设置为旁路模式，使得输出时钟将等于输入时钟。在这些情况下，可以基于ctrl_err误差信号并通过回读控制寄存器的内容来确保系统安全状态。
图1示出了双核心锁步CFDM框图的一个特定实施例。
在该特定实施例中，寄存器和系统寄存器接口位于由101表示的pclk表示的专用时钟域，而其余逻辑位于由102表示的clk_in时钟域。这样的架构允许改进的硬件设计灵活性以及配置与实际时钟分频逻辑之间的分离。
参照图1的框图并且根据本发明的一个优选实施例，可以通过根据本发明的实施例来实现以下方面中的一个或多个：
-CFDM主核心10，其被配置为能够产生时钟启用信号，以选通或启用输入参考时钟并相应地产生输出时钟。
-CFDM检查器核心20，其被配置为能够产生待与主核心时钟启用信号进行比较的时钟启用信号。
-LSCU或锁步比较单元30，其被配置为能够执行——特别是借助于XOR逻辑运算执行——比较主CFDM核心时钟启用信号和检查器CFDM核心时钟启用信号，并且如果它们不同，则产生表示为clk_err_pulse的误差信号。
-LSCU可以替代地或附加地执行——例如，借助于XOR逻辑运算执行——比较主启用信号和检查器启用信号，如果它们不同，则产生表示为ctrl_err_pulse的误差信号。
-胶连脉冲至电平的转换逻辑，其被配置为能够分别产生clk_err_pulse和ctrl_err_pulse的输出信号clk_err和ctrl_err(分别属于clk_in和pclk时钟域)。
-输出端口，其与clk_err误差信号和ctrl_err误差信号相关，以被连接到误差控制模块104。
-时钟输入端口，其用于输入参考时钟clk_in和pclk。
-复位输入端口，其用于pclk时钟域的外部复位控制信号preset_n。在图2中所示的特定实施例中，尽管也可以使用独立的复位信号，但是为了简单起见，clk_in时钟域复位通过重新同步信号preset_n而内部地产生。
-输出时钟端口，其与CFDM输出时钟信号clk_out对应，用于被连接到相应的时钟域。
-输出端口，其报告主CFDM时钟选通状态(即，输出时钟是否被完全选通)。
-胶连同步逻辑(其用于时钟域交叉)。
-寄存器系统接口，其连接到一组寄存器，所述一组寄存器包括时钟分频和锁步比较操作所需的主CFDM参考相位值和检查器CFDM参考相位值。
-控制寄存器，其用于主CFDM核心启用/旁路控制和检查器CFDM核心启用/旁路控制。
-寄存器，其用于软复位控制soft_reset。
-测试模式启用和测试旁路复位输入端口，其用于被连接到测试控制器。
本发明可以用在一般的视频处理加速模块等中以及用在其各自的应用程序内。
如图1和图2中所示，本发明尤其包括下面的组件：
10第一组件、主时钟分数分频器模块核心单元，11内部主核心，12内部主核心的组件，13外部主核心的组件，20第二组件、检查器时钟分数分频器模块核心单元，21内部检查器核心，22内部检查器核心的组件，23位于输出侧的外部检查器核心的组件，24位于输入侧的外部检查器核心的组件，30第三组件、锁步比较单元，40控制寄存器单元，41控制寄存器单元的组件，50胶连同步逻辑单元，51胶连同步逻辑单元的组件，60时钟启用锁步比较单元，61锁步比较单元60的组件，70脉冲至电平胶连逻辑单元，71脉冲至电平胶连逻辑单元的组件，100时钟分数分频器模块，101 pclk时钟域单元，102 clk_in时钟域单元，103脉冲至电平胶连逻辑单元，104误差控制单元，105输出、时钟域、时钟域输出，110端口单元，111用于WDRU的端口，112用于CGU的端口，113用于DFT CTRL的端口，114用于其他分区的端口，120系统接口，150布线、布线图案。