半导体器件及其制造方法

根据实施例,利用多重图案化工艺形成存储器阵列。在实施例中,在多层堆叠件内形成第一沟槽,并且沉积第一导电材料到第一沟槽中。在沉积第一导电材料后,在多层堆叠件内形成第二沟槽,并且将第二导电材料沉积到第二沟槽中。蚀刻第一导电材料和第二导电材料。本申请的实施例提供了半导体器件及其制造方法。

2021-11-02

访问量：103

半导体器件及其制造方法

根据实施例,利用多重图案化工艺形成存储器阵列。在实施例中,在多层堆叠件内形成第一沟槽,并且沉积第一导电材料到第一沟槽中。在沉积第一导电材料后,在多层堆叠件内形成第二沟槽,并且将第二导电材料沉积到第二沟槽中。蚀刻第一导电材料和第二导电材料。本申请的实施例提供了半导体器件及其制造方法。

2021-11-02

访问量：103

半导体器件及其制造方法

提供了一种半导体器件及其制造方法。在实施例中,通过在不同且独立的工艺过程中制造字线的部分来形成存储器阵列,从而允许首先形成的部分在之后的工艺过程中用作结构支撑,否则将对结构造成不期望的损坏。

2021-11-02

访问量：75

半导体器件及其制造方法

提供了一种半导体器件及其制造方法。在实施例中,通过在不同且独立的工艺过程中制造字线的部分来形成存储器阵列,从而允许首先形成的部分在之后的工艺过程中用作结构支撑,否则将对结构造成不期望的损坏。

2021-11-02

访问量：75

铁电随机存取存储器器件及其形成方法

形成铁电随机存取存储器(FeRAM)器件的方法包括：在衬底上方形成层堆叠件,其中,层堆叠件包括第一介电材料和字线(WL)材料的交替层；形成垂直延伸穿过层堆叠件的第一沟槽；填充第一沟槽,其中,填充第一沟槽包括在第一沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料；在填充第一沟槽之后,形成垂直延伸穿过层堆叠件的第二沟槽,第二沟槽与第一沟槽交错；以及填充第二沟槽,其中,填充第二沟槽包括在第二沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料。本申请的实施例还涉及铁电随机存取存储器(FeRAM)器件。

2021-11-02

访问量：49

铁电随机存取存储器器件及其形成方法

形成铁电随机存取存储器(FeRAM)器件的方法包括：在衬底上方形成层堆叠件,其中,层堆叠件包括第一介电材料和字线(WL)材料的交替层；形成垂直延伸穿过层堆叠件的第一沟槽；填充第一沟槽,其中,填充第一沟槽包括在第一沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料；在填充第一沟槽之后,形成垂直延伸穿过层堆叠件的第二沟槽,第二沟槽与第一沟槽交错；以及填充第二沟槽,其中,填充第二沟槽包括在第二沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料。本申请的实施例还涉及铁电随机存取存储器(FeRAM)器件。

2021-11-02

访问量：49

存储结构、存储器装置及其制造方法

一种存储器装置包括晶体管结构及存储器弧形壁结构。存储器弧形壁结构嵌置在晶体管结构中。晶体管结构包括介电柱、源极电极及漏极电极、闸极电极层及沟道壁结构。源极电极与漏极电极位于介电柱的相对的侧边上。闸极电极层围绕介电柱、源极电极及漏极电极。沟道壁结构从源极电极延伸到漏极电极且环绕介电柱。沟道壁结构设置在闸极电极层与源极电极之间、闸极电极层与漏极电极之间以及闸极电极层与介电柱之间。存储器弧形壁结构在所述沟道壁结构上延伸并贯穿所述沟道壁结构。

2021-11-02

访问量：39

存储结构、存储器装置及其制造方法

一种存储器装置包括晶体管结构及存储器弧形壁结构。存储器弧形壁结构嵌置在晶体管结构中。晶体管结构包括介电柱、源极电极及漏极电极、闸极电极层及沟道壁结构。源极电极与漏极电极位于介电柱的相对的侧边上。闸极电极层围绕介电柱、源极电极及漏极电极。沟道壁结构从源极电极延伸到漏极电极且环绕介电柱。沟道壁结构设置在闸极电极层与源极电极之间、闸极电极层与漏极电极之间以及闸极电极层与介电柱之间。存储器弧形壁结构在所述沟道壁结构上延伸并贯穿所述沟道壁结构。

2021-11-02

访问量：39

半导体装置

一种半导体装置,包含至少一个选择器装置。每个选择器装置包括自底部至顶部包含底部电极、金属氧化物半导体通道层、以及顶部电极,且位于一基板上方的垂直堆叠；接触底部电极、金属氧化物半导体通道层、以及顶部电极的侧壁的栅极介电层；以及形成于栅极介电层之中,且所具有的顶部表面与顶部电极的顶部表面共平面的栅极电极。上述至少一个选择器装置的每个顶部电极或每个底部电极可接触对应的非易失性存储器元件,以提供单选择器-单电阻器存储器单元。

2021-10-26

访问量：36

半导体器件及其形成方法

公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中,半导体器件包括：存储器阵列,包括接触第一字线和第二字线的栅极介电层；以及氧化物半导体(OS)层,接触源极线和位线,栅极介电层设置在OS层和第一字线以及第二字线的每个之间；互连结构,位于存储器阵列上方,第二字线和互连结构之间的距离小于第一字线和互连结构之间的距离；以及集成电路管芯,接合至与存储器阵列相对的互连结构,集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。本申请的实施例还涉及半导体器件及其形成方法。

2021-10-22

访问量：46