具体实施方式

以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。

进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述图式中一个元件或特征与其他元件或特征间的关系。除了图式所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。除非另有明确说明，否则应假设具有相同参考符号的每个元件具有相同的材料组成，并且具有在相同厚度范围内的厚度。

本公开整体上直指半导体装置，特别是包括了垂直场效晶体管(field effecttransistor)作为选择器装置以用于存储器单元(cell)的半导体装置及其形成方法。

交叉点(cross-point)阵列配置中的二维存储器阵列使用字元线与位元线来个别地存取存储器单元。可通过选择字元线与位元线两者来达成单一存储器单元的选择。半选择(half-selection)发生在连接到所选的字元线但未连接到所选的位元线的一列(row)存储器元件上。相似地，半选择可发生在连接到所选的位元线但未连接到所选的字元线的一行(column)存储器元件上。尽管半选择的存储器元件并未被启动(activate)以进行读取或编程(programming)，但这些存储器元件会产生大量的漏电流，这可能会使大型的二维交叉点阵列实际上无法操作。

根据本公开的实施例，可将选择器元件导入交叉点存储器阵列中，以解决来自半选择的存储器单元的漏电流问题。在此实施例中，选择器元件可被以串联连接的方式连接到存储器元件。具体来说，垂直通道场效晶体管可被用作选择器元件。各个实施例的垂直通道场效晶体管只有在当垂直通道场效晶体管经由栅极偏压电压(bias voltage)的施加而导通(turn on)时，才会允许穿过垂直通道场效晶体管的电性传导。使用垂直通道场效晶体管在交叉点存储器阵列中作为选择器元件，可增强交叉点存储器阵列中的信号噪声比(signal-to-noise ratio)、增强交叉点存储器阵列的操作窗口、及/或提供包括更多存储器元件的更大的交叉点存储器阵列。本公开的实施例的各种态样在下文中进行详细的叙述。

图1A是根据本公开实施例所示，在形成具有形成于其中的金属互连结构的介电材料层，以及形成延伸穿过通孔层级(via-level)介电材料层的通孔空腔(cavity)后，范例性结构的垂直截面图。图1B是图1A的范例性结构的俯视图。垂直截面平面A-A’是为图1A的垂直截面的平面。参照图1A及图1B，图1A及图1B显示了根据本公开实施例的范例性结构。此范例性结构包括基板700，基板700可为半导体基板，例如硅晶圆。在基板700为半导体基板的实施例中，诸如场效晶体管的半导体装置720可被形成在基板700的顶部表面上。在一个实施例中，半导体装置720可包括逻辑电路，用于随后形成的二维存储器阵列的控制操作。在说明性的范例中，二维存储器阵列可包括非易失性(nonvolatile)存储器元件的二维阵列，而选自半导体装置720的场效晶体管可包括用于非易失性存储器元件的阵列的编程电路以及感测(sensing)电路。

具有形成于其中的金属互连结构780的介电材料层760可被形成在场效晶体管上方。金属互连结构780可被连接到半导体装置720(例如：场效晶体管)的电性节点(electrical node)。金属互连结构780的子集可将场效晶体管的对应的(respective)节点电性连接至随后将形成的二维存储器阵列的对应的节点。在一个实施例中，金属互连结构780的子集可电性连接至场效晶体管的电性节点，并可在之后电性连接至随后将形成的选择器装置阵列的底部电极或顶部电极。在一个实施例中，位于金属互连结构780的最顶部层级的金属互连结构780的子集可包括字元线，字元线在之后被连接到随后将形成的选择器装置的底部电极。

在一个实施例中，通孔层级介电层12可被形成在介电材料层760上方。通孔层级介电层12可包括层间介电质(interlayer dielectric,ILD)材料，例如未掺杂的硅酸盐玻璃(undoped silicate glass)、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、或是多孔(porous)介电材料。可用作层间介电质的其他合适的材料，同样包括在本公开所思及的范围内。通孔层级介电层12的厚度可处于自60nm(纳米)至600nm的范围内，例如处于自120nm至300nm的范围内，不过，亦可使用较小及较大的厚度。可通过顺应性(conformal)或非顺应性(non-conformal)沉积制程来形成通孔层级介电层12，例如使用化学气相沉积(chemical vapordeposition)或自旋涂布(spin-coating)。

光阻(photoresist)层(未图示)可被施加于通孔层级介电层12上方，且可被微影地(lithographically)图案化以形成穿过通孔层级介电层12的离散(discrete)开口。在一个实施例中，穿过光阻层的离散开口可被形成为离散开口的二维周期(periodic)阵列，二维周期阵列可沿着第一水平方向hd1以第一周期性(periodicity)重复，并沿着第二水平方向hd2以第二周期性重复。第一周期性可与字元线的间距相同(字元线可为位于金属互连结构780的最顶部层级的金属互连结构780的子集)。第二周期性可与随后将形成的位元线的间距相同。第一间距可处于自30nm到1000nm的范围内，例如处于自60nm到500nm的范围内，不过，亦可使用较小或较大的尺寸。第二间距可处于自30nm到1000nm的范围内，例如处于自60nm到500nm的范围内，不过，亦可使用较小及较大的尺寸。

可执行非等向性(anisotropic)蚀刻制程，以将光阻层中的开口的图案转移为穿过通孔层级介电层12。通孔空腔可被形成为穿过通孔层级介电层12。这些通孔空腔在本文中被称为底部电极层级通孔空腔19。下方的金属互连结构780的顶部表面(可为字元线的顶部表面)，可被物理性地曝露于底部电极层级通孔空腔19的底部。每个底部电极层级通孔空腔19的沿着第一水平方向hd1及/或沿着第二水平方向hd2的横向尺寸，可处于自15nm到500nm的范围内，例如处于自30nm到250nm的范围内，不过，亦可使用较小及较大的尺寸。每个底部电极层级通孔空腔19可具有圆形或椭圆形的水平截面形状、矩形的水平截面形状、圆角(rounded)矩形的水平截面形状、或是任何常规的不相交的封闭二维曲线形状(two-dimensional curvilinear)的水平截面形状。光阻层可随后被移除，例如通过灰化(ashing)移除。

图2A是根据本公开实施例所示，在形成底部电极层、金属氧化物半导体(metaloxide semiconductor)通道材料层、以及顶部电极层之后，范例性结构的垂直截面图。图2B是图2A的范例性结构的俯视图。垂直截面平面A-A’是为图2A的垂直截面的平面。参照图2A及图2B，底部电极层20L、金属氧化物半导体通道材料层30L与顶部电极层40L可被依序沉积，以形成选择器组件层(底部电极层20L、金属氧化物半导体通道材料层30L、顶部电极层40L)的垂直堆叠。底部电极层20L包括第一金属电极材料，第一金属电极材料可为导电金属氮化物材料、元素金属、或是金属间合金(intermetallic alloy)。举例来说，底部电极层20L可包括TiN、TaN、WN、W、Ti、Co、Mo、Ru及/或其组合或是其合金。可用作底部电极层20L的其他合适的材料，同样属于本公开所思及的范围之内。底部电极层20L的厚度可经过选择，使得每个底部电极层级通孔空腔19的整个体积被底部电极层20L的材料所填充。可选地，可根据需求，使底部电极层20L的覆盖通孔层级介电层12的顶部表面的水平延伸部分变薄。在通孔层级介电层12的水平顶部表面上方量测的底部电极层20L的厚度，可处于自10nm至250nm的范围内，例如处于自20nm至120nm的范围内，不过，亦可使用较小及较大的厚度。可通过化学气相沉积、物理气相沉积(physical vapor deposition)、电镀(electroplating)、或其组合，来形成底部电极层20L。底部电极层20L可包括水平延伸部分以及通孔部分的二维阵列，水平延伸部分位于包含了通孔层级介电层12的顶部表面的水平平面上方，而通孔部分的二维阵列形成于通孔层级介电层12之中。

金属氧化物半导体通道材料层30L包括金属氧化物半导体材料，例如氧化铟镓锌(indium gallium zinc oxide,IGZO)、掺杂的氧化锌、掺杂的氧化铟、或是掺杂的氧化镉。可用作金属氧化物半导体通道材料层30L的其他合适的材料，同样属于本公开所思及的范围之内。金属氧化物半导体通道材料层30L中的掺杂程度可经过选择，使得在装置的操作期间，穿过金属氧化物半导体通道材料层30L的漏电流可被忽略。举例来说，金属氧化物半导体通道材料层30L中的掺杂程度，可处于自1.0×10¹⁰/cm³至2.0×10¹⁶/cm³的范围内，不过，亦可使用较低及较高的掺杂物浓度。

在金属氧化物半导体通道材料层30L中使用金属氧化物半导体材料取代元素半导体材料或III-V族化合物半导体材料，提供了将漏电流抑制到可忽略的程度的优点，进而增强了随后将形成的选择器装置的有效性(effectiveness)。金属氧化物半导体材料可提供大于1.0×10⁹的开关比。换句话说，对于使用金属氧化物半导体材料作为通道材料的场效晶体管而言，开启电流(on-current)与关闭电流(off-current)的比可大于1.0×10⁹。相反地，由元素半导体材料及III-V族化合物半导体材料组成的通道所提供的开关比约为1.0×10⁴。因此，使用金属氧化物半导体材料作为通道材料提供了低漏电流的益处，并且增强了本公开的选择器装置的有效性。

顶部电极层40L包括第二金属电极材料，第二金属电极材料可为导电金属氮化物材料、元素金属、或是金属间合金。可被用于底部电极层20L的任何材料，均可被用于顶部电极层40L。顶部电极层40L的厚度，可处于自10nm至250nm的范围内，例如处于自20nm至120nm的范围内，不过，亦可使用较小及较大的厚度。可通过化学气相沉积、物理气相沉积、电镀、或其组合，来形成顶部电极层40L。

图3A是根据本公开实施例所示，在图案化底部电极层、金属氧化物半导体通道材料层、以及顶部电极层的垂直堆叠之后，范例性结构的垂直截面图。图3B是图3A的范例性结构的俯视图。垂直截面平面A-A’是为图3A的垂直截面的平面。参照图3A及图3B，光阻层(未图示)可被施加于顶部电极层40L上方，且可被微影地图案化以在光阻层中形成开口。在一个实施例中，光阻层中的开口的图案可为线状开口，线状开口沿着第二水平方向hd2横向地(laterally)延伸，且具有沿着第一水平方向的周期间距，其中该周期间距是底部电极层20L的通孔部分阵列沿着第一水平方向hd1的间距的两倍。换句话说，底部电极层20L的一对通孔部分，可被沿着第一水平方向hd1设置于穿过光阻层的每对相邻的线状开口之间。

可执行非等向性蚀刻制程，以将光阻层中的线状开口的图案转移为穿过顶部电极层40L、金属氧化物半导体通道材料层30L、以及底部电极层20L的薄层堆叠。沟槽可被蚀刻穿过顶部电极层40L、金属氧化物半导体通道材料层30L、以及底部电极层20L的薄层堆叠。在一实施例中，沟槽可包括各自具有均匀宽度的线性沟槽51。举例来说，沿着第二水平方向hd2横向地延伸并沿着第一水平方向hd1彼此横向地间隔的线性沟槽51，可被形成为穿过顶部电极层40L、金属氧化物半导体通道材料层30L、以及底部电极层20L的薄层堆叠。光阻层可随后被移除，例如通过灰化移除。

底部电极层20L的每个图案化部分包括底部电极20。金属氧化物半导体通道材料层30L的每个图案化部分包括金属氧化物半导体通道层30。顶部电极层40L的每个图案化部分包括顶部电极40。底部电极20、金属氧化物半导体通道层30与顶部电极40的垂直堆叠，可被形成在每一对相邻的线性沟槽51之间。每个线性沟槽51可具有均匀的宽度，该均匀的宽度可处于自15nm到500nm的范围内，例如处于自30nm到250nm的范围内，不过，亦可使用较小及较大的宽度。底部电极20、金属氧化物半导体通道层30与顶部电极40的每个垂直堆叠，可沿着第一水平方向hd1具有均匀的宽度，该均匀的宽度可处于自45nm到1500nm的范围内，例如处于自90nm到750nm的范围内，不过，亦可使用较小及较大的宽度。

一般而言，至少一个底部电极20、金属氧化物半导体通道层30与顶部电极40的垂直堆叠可被沉积在基板700上方。在一个实施例中，一列垂直堆叠可被沉积在基板700上方，使得垂直堆叠被沿着第一水平方向hd1设置，并通过线性沟槽51沿着第二水平方向hd2横向地彼此分隔，其中线性沟槽51沿着第二水平方向hd2横向地延伸。在一个实施例中，每个底部电极20包括覆盖通孔层级介电层12的平板(plate)部分，以及包括形成于通孔层级介电层12之内并邻接(adjoin)平板部分的至少一个通孔部分。每个底部电极20的平板部分，包括具有均匀厚度的对应的底部电极20的水平延伸部分。

图4A是根据本公开实施例所示，在形成栅极介电材料层与栅极电极材料层之后，范例性结构的垂直截面图。图4B是图4A的范例性结构的俯视图。垂直截面平面A-A’是为图4A的垂直截面的平面。参照图4A及图4B，栅极介电材料层50L可通过顺应性的沉积制程而被形成，并形成于底部电极20、金属氧化物半导体通道层30与顶部电极40的垂直堆叠的物理性曝露的表面上。栅极介电材料层50L包括栅极介电材料，例如氧化硅、氮氧化硅、介电金属氧化物、或其堆叠。可用作栅极介电材料层50L的其他合适的材料，同样属于本公开所思及的范围之内。可通过至少一个顺应性的沉积制程来形成栅极介电材料层50L，例如至少一个化学气相沉积制程。栅极介电材料层50L的厚度可处于自1nm至12m的范围内，例如处于自2nm至6nm的范围内，不过，亦可使用较小及较大的厚度。

栅极电极材料层52L可被形成在栅极介电材料层50L上方。栅极电极材料层52L可包括掺杂的半导体材料或金属材料。可被用于栅极电极材料层52L的掺杂的半导体材料，包括掺杂的多晶硅、硅锗合金、或是掺杂的III-V族化合物半导体材料。掺杂的半导体材料所包含的掺杂物的掺杂浓度，可处于自1.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，不过，亦可使用较低及较高的掺杂浓度。掺杂物可为p型或n型。可被用于栅极电极材料层52L的金属材料，包括导电金属氮化物材料(例如：TiN、TaN及WN)、元素金属(例如W、Ta、Ru、Co或Mo)、以及至少两种金属的金属间合金。可用作栅极电极材料层52L的其他合适的材料，同样属于本公开所思及的范围之内。栅极电极材料层52L的厚度可处于自50nm至300nm的范围内，不过，亦可使用较小及较大的厚度。

图5A是根据本公开实施例所示，在形成栅极介电层与栅极电极之后，范例性结构的垂直截面图。图5B是图5A的范例性结构的俯视图。垂直截面平面A-A’是为图5A的垂直截面的平面。参照图5A及图5B，栅极介电材料层50L与栅极电极材料层52L的一些部分可自水平平面的上方被移除，其中水平平面包括对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的垂直堆叠的顶部表面。举例来说，可执行化学机械研磨(chemical mechanical planarization,CMP)制程，以自包含顶部电极40的顶部表面的水平面上方移除栅极介电材料层50L与栅极电极材料层52L的多余部分。在一个实施例中，栅极介电材料层50L的水平延伸部分可被用作平坦化停止层，且随后可相对于顶部电极40的材料而被选择性地移除。

栅极介电材料层50L在线性沟槽51中的每个剩余部分包括栅极介电层50。栅极电极材料层52L在线性沟槽51(如图3A及图3B中所示)中的每个剩余部分包括栅极电极52。栅极介电层50与栅极电极52的每个堆叠包括栅极结构(栅极介电层50、栅极电极52)。应注意的是，为使说明清晰易懂，在下文中，栅极结构(栅极介电层50、栅极电极52)将被称为栅极结构(50、52)。在一个实施例中，每个栅极结构(50、52)可横向地接触一对对应的垂直堆叠，其中对应的垂直堆叠由对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40所组成。在一个实施例中，每个栅极介电层50可接触一对底部电极20的侧壁、一对金属氧化物半导体通道层30的侧壁、以及一对顶部电极40的侧壁。在一个实施例中，栅极电极52可包括至少一种金属材料，及/或可基本上由至少一种金属材料组成。在此实施例中，栅极电极52可为金属栅极电极。在一个实施例中，每个栅极电极52可被形成于对应的栅极介电层50之内，并且可具有与顶部电极40的顶部表面共平面(coplanar)的水平顶部表面。

在一个实施例中，每个栅极介电层50可包括与栅极电极52的底部表面接触的水平部分，以及包括与水平部分的周边邻接的一对垂直延伸部分。成对的垂直延伸部分的一者，可接触位于栅极介电层50的一侧上的底部电极20、金属氧化物半导体通道层30与顶部电极40的侧壁，而成对的垂直延伸部分的另一者，可接触位于栅极介电层50的另一侧上的底部电极20、金属氧化物半导体通道层30与顶部电极40的侧壁。

图6A是根据本公开实施例所示，在形成非易失性存储器材料层之后，范例性结构的垂直截面图。图6B是图6A的范例性结构的俯视图。垂直截面平面A-A’是为图6A的垂直截面的平面。参照图6A及图6B，非易失性存储器材料层60L可被沉积在顶部电极40以及栅极电极52上方。非易失性存储器材料层60L包括非易失性存储器材料，意即，能够以永久方式或半永久方式存储信息的存储器材料。举例来说，非易失性存储器材料层60L可包括相变(phase change)材料、空缺调变导电氧化物(vacancy modulated conductive oxide)材料、或是铁电(ferroelectric)存储器材料。范例性的相变材料包括硫族化物玻璃(chalcogenide glass)材料，例如镓、锑以及碲的合金。可用作非易失性存储器材料层60L的其他合适的材料，同样属于本公开所思及的范围之内。范例性的空缺调变导电氧化物材料是富含空缺(vacancy-rich)的氧化钛，其为包括氧空缺的非等计量比(non-stoichiometric)钛。范例性的铁电存储器材料包括氧化铪(例如：包含至少一种选自Al、Zr及Si的掺杂物，且具有铁电非中心对称斜方晶相(non-centrosymmetric orthorhombicphase)的氧化铪)、氧化锆、氧化铪锆、铁酸铋(bismuth ferrite)、钛酸钡(例如：BaTiO₃；BT)、以及锆钛酸铅(例如：Pb(Zr,Ti)O₃；PZT)。可通过任何合适的沉积方法来沉积非易失性存储器材料层60L，例如通过化学气相沉积或物理气相沉积。根据非易失性存储器材料的类型，非易失性存储器材料层60L的厚度可处于自3nm至100nm的范围内，例如处于自6nm至50nm的范围内，不过，亦可使用较小及较大的厚度。在一个实施例中，可在非易失性存储器材料层60L上选择性地沉积牺牲停止层(未图示)，牺牲停止层可在之后被用作蚀刻停止层或用于化学机械研磨制程的平坦化停止层。

图7A是根据本公开实施例所示，在形成非易失性存储器元件的阵列之后，范例性结构的垂直截面图。图7B是图7A的范例性结构的俯视图。垂直截面平面A-A’是为图7A的垂直截面的平面。参照图7A及图7B，光阻层(未图示)可被施加于非易失性存储器材料层60L上，且可被微影地图案化以形成离散的光阻材料部分的二维阵列。图案化的光阻材料部分可自栅极电极52横向地偏移(offset)。在一个实施例中，至少一对图案化的光阻材料部分沿着第一水平方向hd1横向地分隔，且被提供于每一对相邻的栅极电极52之间。在一个实施例中，多对图案化的光阻材料部分可被形成于每一对相邻的栅极电极52之间，使得成对的图案化的光阻材料部分可沿着第二水平方向排列。举例来说，光阻材料部分的2×N矩形阵列可被形成在每个顶部电极40的区域上方，其中N可为任何正整数。

可执行非等向性蚀刻制程，以将图案化的光阻材料部分中的图案转移为穿过非易失性存储器材料层60L。非易失性存储器材料层60L未被遮蔽的部分可通过非等向性蚀刻制程而被移除。非易失性存储器材料层60L的每个剩余部分包括非易失性存储器元件60。光阻层可随后被移除，例如通过灰化移除。

每个非易失性存储器元件60可被形成在对应的顶部电极40的顶部表面上。一般而言，可通过沉积以及图案化非易失性存储器材料来形成非易失性存储器元件60，其中非易失性存储器材料可选自相变材料、空缺调变导电氧化物材料、以及铁电存储器材料。每个顶部电极40可接触至少一个非易失性存储器元件60，并且可接触非易失性存储器元件60的阵列。

图8A是根据本公开实施例所示，在形成存储器层级介电层之后，范例性结构的垂直截面图。图8B是图8A的范例性结构的俯视图。垂直截面平面A-A’是为图8A的垂直截面的平面。参照图8A及图8B，存储器层级介电层70可被沉积在顶部电极40以及非易失性存储器元件60上方。存储器层级介电层70包括介电材料，例如未掺杂的硅酸盐玻璃、掺杂至硅酸盐玻璃、或是有机硅酸盐玻璃。可用作存储器层级介电层70的其他合适的材料，同样属于本公开所思及的范围之内。存储器层级介电层70的厚度可大于非易失性存储器元件60的厚度，且可处于自50nm至300nm的范围内，不过，亦可使用较小及较大的厚度。存储器层级介电层70横向地围绕非易失性存储器元件60。

图9A是根据本公开实施例所示，在形成介电隔离结构之后，范例性结构的垂直截面图。图9B是图9A的范例性结构的俯视图。垂直截面平面A-A’是为图9A的垂直截面的平面。图9C是图9A的范例性结构沿着水平平面C-C’的水平截面图。垂直截面平面A-A’是为图9A的垂直截面的平面。参照图9A至图9C，光阻层(未图示)可被施加于存储器层级介电层70上方，且可被微影地图案化以形成穿过光阻层的离散的开口。在一个实施例中，穿过光阻层的开口的图案可经过选择，使得穿过光阻层的每个开口覆盖一对非易失性存储器元件60，以及覆盖一对对应的底部电极20的通孔部分。在一个实施例中，穿过光阻层的开口的图案可为二维周期性矩形开口，二维周期性矩形开口所具有的沿着第一水平方向hd1的间距相同于栅极电极52沿着第一水平方向hd1的间距，且所具有的沿着第二水平方向hd2的间距相同于底部电极20的通孔部分沿着第二水平方向hd2的间距。在一个实施例中，光阻层的图案化部分可具有矩形框架的形状，该矩形框架包括穿过其中的矩形开口的二维周期性阵列。

可执行非等向性蚀刻制程，以将光阻层中的图案转移为穿过栅极结构(50、52)以及对应的底部电极20、金属氧化物半导体通道层30、顶部电极40的垂直堆叠。相互交叉的线性沟槽可被形成为穿过栅极结构(50、52)以及垂直堆叠(底部电极20、金属氧化物半导体通道层30、顶部电极40)。应注意的是，为使说明清晰易懂，在下文中，将垂直堆叠(底部电极20、金属氧化物半导体通道层30、顶部电极40)称为垂直堆叠(20、30、40)。在此实施例中，一个顶部电极40接触多个非易失性存储器元件60，在形成线性沟槽之后，一个底部电极20、一个金属氧化物半导体通道层30、一个顶部电极40的每个垂直堆叠，被分割为一个对应的底部电极20、一个对应的金属氧化物半导体通道层30、一个对应的顶部电极40的多个个垂直堆叠。对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的垂直堆叠的二维矩形阵列可被形成。每个栅极结构(50、52)可通过线性沟槽被分割为沿着第二水平方向设置的栅极结构(50、52)的阵列。光阻层可随后被移除，例如通过灰化移除。

诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃的介电填充材料可被沉积在线性沟槽的交叉网路中，其中线性沟槽的交叉网路横向地分隔对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的垂直堆叠。沉积的介电填充材料的填充线性沟槽的部分，共同构成了介电隔离结构72，介电隔离结构72可为介电材料轨(rail)的交叉网路，沿着第一水平方向hd1或第二水平方向hd2横向地延伸。介电填充材料被沉积在包含存储器层级介电层70的顶部表面的水平平面上方的部分，可以被移除也可以不被移除。在一个实施例中，介电填充材料被沉积在包含存储器层级介电层70的顶部表面的水平平面上方的部分，可通过掘入(recess)蚀刻制程而被移除。

一般而言，介电隔离结构72垂直地延伸穿过对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的垂直堆叠的层级。介电隔离结构72可横向地包围一个第一垂直堆叠(20、30、40)、一个栅极结构(50、52)、以及一个第二垂直堆叠(20、30、40)所组成的每个组合。

可提供与对应的非易失性存储器元件60串联连接的选择器装置的二维阵列。每个选择器装置包括垂直堆叠(20、30、40)、栅极介电层50、以及栅极电极52，其中垂直堆叠(20、30、40)自底部到顶部包括底部电极20、金属氧化物半导体通道层30、以及顶部电极40，且位于基板700上方；栅极介电层50接触底部电极20、金属氧化物半导体通道层30、以及顶部电极40的侧壁；栅极电极52形成于栅极介电层50之中，且具有与顶部电极40的顶部表面共平面的顶部表面。在一个实施例中，每个底部电极20包括覆盖通孔层级介电层12，并接触对应的选择器装置的栅极介电层50的平板部分，以及包括形成于通孔层级介电层12之内，并邻接平板部分的通孔部分。

在一个实施例中，栅极结构(50、52)可横向地接触对应的一对垂直堆叠(20、30、40)，其中垂直堆叠(20、30、40)由选择器阵列中对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40所组成。一对选择器装置可以共享栅极结构(50、52)。举例来说，第一选择器装置(20、30、40、50、52)以及第二选择器装置(20、30、40、50、52)可包括对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的两个垂直堆叠，且第一选择器装置(20、30、40、50、52)的栅极介电层50与第二选择器装置(20、30、40、50、52)的栅极介电层50，可包括在第一选择器装置(20、30、40、50、52)与第二选择器装置(20、30、40、50、52)之间共享的单一栅极介电层50。进一步地，第一选择器装置(20、30、40、50、52)的栅极电极52与第二选择器装置(20、30、40、50、52)的栅极电极52，可包括在第一选择器装置(20、30、40、50、52)与第二选择器装置(20、30、40、50、52)之间共享的单一栅极电极52。

在一个实施例中，每个栅极介电层50可包括与栅极电极52的底部表面接触的水平部分，以及包括与水平部分的周边邻接的一对垂直延伸部分。成对的垂直延伸部分的一者，接触第一选择器装置(20、30、40、50、52)的底部电极20、金属氧化物半导体通道层30、以及顶部电极40的侧壁，而成对的垂直延伸部分的另一者，接触第二选择器装置(20、30、40、50、52)的底部电极20、金属氧化物半导体通道层30、以及顶部电极40的侧壁。介电隔离结构72可接触每个底部电极20、每个金属氧化物半导体通道层30、以及每个顶部电极40的侧壁，其中这些侧壁是并未接触对应的栅极介电层50的。介电隔离结构72可接触通孔层级介电层12的侧壁。

图10A是根据本公开实施例所示，在掘入(recess)存储器层级介电层以及介电隔离结构之后，范例性结构的垂直截面图。图10B是图10A的范例性结构的俯视图。垂直截面平面A-A’是为图10A的垂直截面的平面。参照图10A及图10B，存储器层级介电层70以及介电隔离结构72可被垂直掘入。举例来说，可使用掘入蚀刻制程或化学机械研磨(CMP)制程，来垂直地掘入存储器层级介电层70以及介电隔离结构72。掘入的深度可经过控制，使得非易失性存储器元件60的顶部表面被物理性地曝露。若使用掘入蚀刻制程来掘入存储器层级介电层70以及介电隔离结构72，则非易失性存储器元件60可在掘入蚀刻制程期间被用于终点检测(endpoint detection)。若使用化学机械研磨(CMP)制程来掘入存储器层级介电层70以及介电隔离结构72，则可以使用牺牲停止层(未图示)，牺牲停止层可在图6A及图6B的制程操作中被沉积在非易失性存储器材料层60L上方，且可在化学机械研磨制程的最终操作中被移除。

图11A是根据本公开实施例所示，在形成位元线之后，范例性结构的垂直截面图。图11B是图11A的范例性结构的俯视图。垂直截面平面A-A’是为图11A的垂直截面的平面。参照图11A及图11B，沿着第一水平方向hd1横向地延伸的位元线80，可被形成于非易失性存储器元件的顶部表面上以及存储器层级介电层70的顶部表面上方。每个位元线80可接触对应的一行非易失性存储器元件60的顶部表面，其中该行非易失性存储器元件60沿着第一水平方向hd1排列。每个非易失性存储器元件60可接触对应的位元线80。在一个实施例中，可通过将金属层沉积并图案化为线性结构来形成位元线80。替代性地，可使用镶嵌(damascene)制程来形成位元线80。在此实施例中，位元线层级介电层(未图示)可被形成于存储器层级介电层70上方，线性沟槽可被形成为穿过沿着第一水平方向hd1排列的每一行非易失性存储器元件60上方的位元线层级介电层，且位元线80可被形成在对应的非易失性存储器元件60的行的顶部表面上。

图12A是根据本公开实施例所示，在形成接点(contact)层级介电层以及栅极电极接点通孔结构之后，范例性结构的垂直截面图。图12B是图12A的范例性结构的俯视图。垂直截面平面A-A’是为图12A的垂直截面的平面。图12C是范例性结构沿着图12B的垂直平面C-C’的垂直截面图。参照图12A至图12C，接点层级介电层90可被形成于位元线80上方，及/或被形成为围绕位元线80。在此实施例中，位元线80的形成使用镶嵌制程，接点层级介电层90可被并入位元线层级介电层，及/或与位元线层级介电层相同。接点层级介电层90所具有的顶部表面，可位于包含位元线的顶部表面的水平平面之中或的上。

栅极电极接点通孔结构92可被形成为穿过对应的栅极电极52的顶部表面上的接点层级介电层90以及存储器层级介电层70。每个栅极电极52可接触对应的栅极电极接点通孔结构92。举例来说，光阻层(未图示)可被施加于接点层级介电层90上方，且可被微影地图案化以在覆盖栅极电极52的区域中形成二维的开口阵列。可执行非等向性蚀刻制程，以形成延伸穿过接点层级介电层90以及存储器层级介电层70，并向下延伸至对应的栅极电极52的顶部表面的通孔空腔。光阻层可随后被移除，例如通过灰化移除。至少一种导电材料可被沉积至通孔空腔中，以形成栅极电极接点通孔结构92。上述至少一种导电材料的多余部分可通过平坦化制程自接点层级介电层90的顶部表面上方移除，其中平坦化制程可使用掘入蚀刻制程及/或化学机械研磨制程。

图13A是根据本公开实施例所示，范例性结构的替代性配置的垂直截面图。图13B是图13A的范例性结构的替代性配置的俯视图。垂直截面平面A-A’是为图13A的垂直截面的平面。图13C是范例性结构的替代性配置沿着图13B的垂直平面C-C’的垂直截面图。参照图13A至图13C，图13A至图13C显示了范例性结构的替代性配置，通过在其中形成有金属互连结构780的介电材料层760上方形成其中形成有非易失性存储器元件60的二维阵列的存储器层级介电层70，该替代性配置能够自图12A至图12C的范例性结构中推导出来。随后，可修改底部电极层级通孔空腔19的图案来执行图1A至图6B的制程操作，使得每个底部电极20的通孔部分被形成在对应的非易失性存储器元件60的顶部表面上。之后，连接层级介电层76可被形成在对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的垂直堆叠的二维阵列上方。顶部电极接点通孔结构48可被形成为穿过对应的一个顶部电极的顶部表面上的连接层级介电层76。随后，可修改并执行图11A及图11B的制程操作，使得每个位元线80被形成在对应的顶部电极接点通孔结构48的行上。接着可执行图12A及图12B的制程操作，以形成接触对应的栅极电极52的栅极电极接点通孔结构92。

参照图1A至图13C以及根据本公开各种实施例，本公开提供了一种包含至少一个选择器装置(20、30、40、50、52)的装置结构(或称半导体装置)。上述至少一个选择器装置(20、30、40、50、52)的每一者包括：自底部至顶部包括底部电极20、金属氧化物半导体通道层30、以及顶部电极40，且位于基板700上方的垂直堆叠；接触底部电极20、金属氧化物半导体通道层30、以及顶部电极40的侧壁的栅极介电层50；以及形成于栅极介电层50之中，且所具有的顶部表面与顶部电极40的顶部表面共平面的栅极电极52。

在一个实施例中，栅极介电层50包括与栅极电极52的底部表面接触的水平部分，以及包括与水平部分的周边邻接的一对垂直延伸部分。一对垂直延伸部分中的一者，接触底部电极20、金属氧化物半导体通道层30、以及顶部电极40的侧壁。

在一个实施例中，上述至少一个选择器装置(20、30、40、50、52)的每个顶部电极40(如图12A至图12C所示)或是每个底部电极(如图13A至图13C所示)，接触对应的非易失性存储器元件60。在一个实施例中，对应的非易失性存储器元件60所包括的材料，选自相变材料、空缺调变导电氧化物材料、以及铁电存储器材料。在一个实施例中，每个非易失性存储器元件60接触对应的位元线80，其中位元线80沿着水平方向横向地延伸，如图12A至图12C所示。在一个实施例中，每个栅极电极52接触对应的栅极电极接点通孔结构92。

在一个实施例中，上述至少一个选择器装置包括第一选择器装置(20、30、40、50、52)以及第二选择器装置(20、30、40、50、52)，第一选择器装置(20、30、40、50、52)以及第二选择器装置(20、30、40、50、52)包括对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的两个垂直堆叠。第一选择器装置(20、30、40、50、52)的栅极介电层50与第二选择器装置(20、30、40、50、52)的栅极介电层50，可包括在第一选择器装置(20、30、40、50、52)与第二选择器装置(20、30、40、50、52)之间共享的单一栅极介电层50。第一选择器装置(20、30、40、50、52)的栅极电极52与第二选择器装置(20、30、40、50、52)的栅极电极52，可包括在第一选择器装置(20、30、40、50、52)与第二选择器装置(20、30、40、50、52)之间共享的单一栅极电极52。

在一个实施例中，上述装置结构包括位于栅极介电层50下方的通孔层级介电层12；且每个底部电极20包括覆盖通孔层级介电层12并接触对应的选择器装置(20、30、40、50、52)的栅极介电层50的平板部分，以及包括形成于通孔层级介电层12之中，并邻接平板部分的通孔部分。在一个实施例中，上述装置结构包括接触底部电极20、金属氧化物半导体通道层30、以及顶部电极40的额外侧壁，并且接触通孔层级介电层12的侧壁的介电隔离结构72。

在一个实施例中，上述装置结构包括：位于基板700的顶部上的场效晶体管；以及形成于介电材料层760之中的金属互连结构780。金属互连结构780的子集电性连接至场效晶体管的电性节点，以及电性连接到上述至少一个选择器装置的底部电极20或顶部电极40。在此实施例中，金属互连结构780的子集电性连接到上述至少一个选择器装置(20、30、40、50、52)的顶部电极40，金属互连结构780的子集可电性连接到位元线80，而非电性连接到底部电极20。

根据本公开的另一种态样，提供了一种存储器阵列，上述存储器阵列包括选择器装置(20、30、40、50、52)的阵列。选择器装置(20、30、40、50、52)的阵列中的每个选择器装置(20、30、40、50、52)包括垂直堆叠，上述垂直堆叠自底部至顶部包括底部电极20、金属氧化物半导体通道层30、以及顶部电极40，且位于基板700上方，并且横向地接触对应的栅极结构(50、52)，其中栅极结构(50、52)包括对应的栅极介电层50以及对应的栅极电极52。选择器装置(20、30、40、50、52)阵列中的每个选择器装置(20、30、40、50、52)接触非易失性存储器元件60。非易失性存储器元件60的阵列之中的每个非易失性存储器元件60，接触选择器装置(20、30、40、50、52)阵列中对应的选择器装置(20、30、40、50、52)的顶部电极40或底部电极20的水平表面。

在一个实施例中，每个栅极结构(50、52)横向地接触选择器装置(20、30、40、50、52)阵列中对应的一对垂直堆叠(20、30、40)。在一个实施例中，介电隔离结构72可垂直地延伸穿过垂直堆叠(20、30、40)的层级，并横向地包围第一垂直堆叠(20、30、40)、栅极结构(50、52)与第二垂直堆叠(20、30、40)的每个组合。

在一个实施例中，上述存储器阵列包括位元线80，位元线80接触非易失性存储器元件60的对应行，其中非易失性存储器元件60的对应行选自非易失性存储器元件60的阵列。在一个实施例中，存储器装置包括多个场效晶体管以及金属互连结构780，其中多个场效晶体管位于基板700的顶部上且包括用于非易失性存储器元件60的阵列的程式化电路以及感测电路，而金属互连结构780形成于介电材料层760之中，且电性连接至多个场效晶体管的电性节点以及电性连接至选择器装置(20、30、40、50、52)阵列的底部电极20或顶部电极40。

参照图14，图14显示用于形成本公开的装置结构的制程操作的第一流程图。参照操作1410以及图1A至图2B，包括底部电极层20L、金属氧化物半导体通道材料层30L、以及顶部电极层40L的薄层堆叠可被沉积于基板700上方。参照操作1420以及图3A与图3B，可蚀刻切割(cut)穿过薄层堆叠的沟槽(例如：线性沟槽51)。对应的底部电极20、对应的金属氧化物半导体通道层30、以及对应的顶部电极40的垂直堆叠(20、30、40)可被形成。参照操作1430以及图4A与图4B，栅极介电材料层50L以及栅极电极材料层52L可被沉积在沟槽之中以及垂直堆叠(20、30、40)上方。参照操作1440以及图5A与图5B，栅极介电材料层50L以及栅极电极材料层52L的一些部分，可自包含垂直堆叠(20、30、40)的顶部表面的水平平面上方被移除。栅极介电材料层50L在沟槽中的每个剩余部分包括栅极介电层50，而栅极电极材料层52L在沟槽中的每个剩余部分包括栅极电极52。参照操作1450以及图6A至图7B，非易失性存储器元件60可被形成在每个顶部电极40的顶部表面上。随后，图8A至图12C的制程操作可被选择性地执行，以向装置结构提供电性布线(wiring)。替代性地，可首先形成非易失性存储器元件60的阵列，并且可在非易失性存储器元件60的阵列上形成选择器装置(20、30、40、50、52)的阵列。

在一个实施例中，上述非易失性存储器元件是通过沉积与图案化一材料来形成的，上述材料选自相变材料、空缺调变导电氧化物材料、以及铁电存储器材料。在一个实施例中，形成本公开的装置结构的方法还包括形成存储器层级介电层，存储器层级介电层横向地围绕非易失性存储器元件；以及形成多个位元线，多个位元线在存储器层级介电层的顶部表面上方，沿着非易失性存储器元件的对应子集的顶部表面上的水平方向横向地延伸。

在一个实施例中，形成本公开的装置结构的方法还包括形成多个栅极电极接点通孔结构，多个栅极电极接点通孔结构穿过对应栅极电极的顶部表面上的存储器层级介电层。在一个实施例中，形成本公开的装置结构的方法还包括在上述基板的顶部上形成多个场效晶体管；以及在多个场效晶体管上方形成多个介电材料层，多个介电材料层具有形成于其中的多个金属互连结构，其中多个金属互连结构的子集电性连接至多个场效晶体管的多个电性节点，以及电性连接至对应底部电极或对应顶部电极。

本公开各种实施例可被用于提供单位装置结构的交叉点阵列，每个单位装置结构的交叉点阵列包括串联连接的非易失性存储器元件60以及选择器装置(20、30、40、50、52)。每个选择器装置(20、30、40、50、52)包括使用金属氧化物半导体通道的垂直场效晶体管，金属氧化物半导体通道可提供高开关电流比，并且可有效地抑制穿过未选择的非易失性存储器元件60的漏电流。因此，可通过本公开的装置达成高信号噪声比以及整合大量的存储器元件。

前述内文概述多项实施例或范例的特征，如此可使于本技术领域中具有通常知识者更佳地了解本公开的态样。本技术领域中具有通常知识者应当理解他们可轻易地以本公开为基础设计或修改其他制程及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中具有通常知识者亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。