具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据各个实施例，存储器阵列的字线通过多重图案化工艺形成，其中存储器阵列的字线的第一部分和晶体管的第一子集在第一图案化工艺中形成，并且其中存储器阵列的字线的第二部分和晶体管的第二子集随后在第二图案化工艺中形成。因此，可提高存储器阵列的列的高宽比，同时避免形成过程中部件的扭曲或塌陷。

图1是根据一些实施例的随机存取存储器50的框图。随机存取存储器50包括存储器阵列52、行解码器54，以及列解码器56。存储器阵列52、行解码器54，以及列解码器56的每个可以是同一半导体管芯的一部分，或者可是不同半导体管芯的一部分。例如，存储器阵列52可以为第一半导体管芯的一部分，而行解码器54和列解码器56可以为第二半导体管芯的一部分。

存储器阵列52包括存储器单元58、字线62，以及位线64。存储器单元58以行和列布置。字线62和位线64被电连接到存储器单元58。字线62是沿存储器单元58的行延伸的导线。位线64是沿存储器单元58的列延伸的导线。

行解码器54可是例如静态互补金属氧化物半导体(CMOS)解码器、伪N型金属氧化物半导体(NMOS)解码器等。在运行期间，行解码器54通过激活行的字线62来选择存储器阵列52的行中的期望的存储器单元58。列解码器56可是例如静态CMOS解码器、伪NMOS解码器等，并且可包括写入驱动器、感测放大器、它们的组合等。在运行期间，列解码器56从所选择的行中的存储器阵列52的列中选择用于期望的存储器单元58的位线64，并利用位线64从所选择的存储器单元58读取数据或将数据写入所选择的存储器单元58。

图2A和图2B是根据一些实施例的存储器阵列52的各个视图。图2A是存储器阵列52的电路图。图2B是存储器阵列52的一部分的三维视图。

存储器阵列52是诸如或非门(NOR)闪存阵列等的闪存阵列；诸如DRAM或SRAM等的高速存储器阵列；诸如阻变式RAM(RRAM)或磁性RAM(MRAM)等的非易失性存储器等。每个存储器单元58是包括薄膜晶体管(TFT)68的闪存单元。每个TFT 68的栅极被电连接到相应的字线62，每个TFT 68的第一源极/漏极区被电连接到相应的位线64，以及TFT 68的第二源极/漏极区被电连接到相应的源极线66(其电接地)。存储器阵列52的同一行中的存储器单元58共享公共字线62，而存储器阵列52的同一列中的存储器单元共享公共位线64和公共源极线66。

存储器阵列52包括多重布置的导线(例如，字线62)，介电层72位于字线62的相邻字线之间。字线62在平行于下面的衬底的主表面的第一方向D₁上延伸(在图2B中未示出，但下面将参照图3A至图21B更详细地讨论)。字线62可具有阶梯布置，使得下部字线62比上部字线62更长并且超过上部字线62的端点横向延伸。例如，在图2B中，示出了字线62的多重堆叠层，其中最顶部的字线62A是最短的线，而最底部的字线62B是最长的线。相应的字线62的长度在朝向下面的衬底延伸的方向上增加。以此方式，可从存储器阵列52上方访问每条字线62的一部分，使得导电接触件可形成到每条字线62的暴露部分。

存储器阵列52还包括多重布置的导线，诸如位线64和源极线66。位线64和源极线66在垂直于第一方向D₁和下面的衬底的主表面的第二方向D₂上延伸。介电层74被设置在位线64和源极线66的相邻的位线和源极线之间并将它们隔离。每个存储器单元58的边界通过由成对的位线64和源极线66以及相交字线62限定。介电插塞76被设置在相邻成对的位线64和源极线66之间并将它们隔离。尽管图2A和图2B示出了位线64相对于源极线66的特定位置，但是应当注意的是，在其他实施例中，位线64和源极线66的位置可翻转。

存储器阵列52还包括铁电条84和半导体条82。铁电条84与字线62接触。半导体条82被设置在铁电条84和介电层74之间。

半导体条82为存储器单元58的TFT 68提供了沟道区。例如，当通过相应的字线62施加适当的电压(例如，高于相应的TFT 68的相应阈值电压(V_th))时，半导体条82与字线62相交的区域可允许电流从位线64流向源极线66(例如，在D₁方向上)。

铁电条84是数据存储层，通过在铁电条84上施加适当的电压差，可使其在两个不同方向之一上极化。根据铁电条84的特定区域的极化方向，相应的TFT 68的阈值电压改变并且可以存储数字值(例如，0或1)。例如，当铁电条84的区域具有第一电极化方向时，相应的TFT 68可具有相对低的阈值电压，而当铁电条84的区域具有第二电极化方向时，相应的TFT 68可具有相对高的阈值电压。两个阈值电压之间的差异可被称为阈值电压偏移。较大的阈值电压偏移可以使读取存储在相应的存储器单元58中的数字值更容易(例如，更不容易出错)。相应地，存储器阵列52还可被称为铁电随机存取存储器(FERAM)阵列。

为了在特定的存储器单元58上执行写入操作，可以在铁电条84对应于存储器单元58的区域上施加写入电压。例如，可以通过向对应于存储器单元58的字线62、位线64，以及源极线66施加适当的电压来施加写入电压。通过在铁电条84的区域上施加写入电压，可以改变铁电条84的该区域的极化方向。因此，相应的TFT 68的相应阈值电压可以从低阈值电压切换到高阈值电压(反之亦然)，使得数字值可以被存储在存储器单元58中。因为字线62和位线64在存储器阵列52中相交，所以可选择和写入单个的存储器单元58。

为了在特定的存储器单元58上执行读取操作，读取电压(低和高阈值电压之间的电压)被施加到对应于存储器单元58的字线62上。根据铁电条84的相应区域的极化方向，存储器单元58的TFT 68可接通或可不接通。因此，位线64可通过源极线66放电或可不放电(例如，接地)，从而确定存储在存储单元58中的数字值。因为字线62和位线64在存储器阵列52中相交，所以可选择单个的存储器单元58和从单个的存储器单元58读取。

图3A至图15B是根据一些实施例的制造存储器阵列52的中间阶段的各个视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯布置(见图2B)。图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A以及15A是存储器阵列52的三维视图。图3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B以及15B是沿图13A中的参考截面B-B所示的截面图。

在图3A和图3B中，提供了衬底102。衬底102可是半导体衬底，诸如块体半导体、绝缘体上半导体(SOI)衬底等，其可是掺杂的(例如，掺杂p型或者n型的掺杂剂)或者未掺杂的。衬底102可以是晶圆，诸如硅晶圆。一般来说，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可能是，例如，埋氧(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅或者玻璃衬底。其他衬底，诸如多层或者梯度衬底也可被使用。在一些实施例中，衬底102的半导体材料可包括硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的复合物半导体；包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或者它们的组合。衬底102可包括介电材料。例如，衬底102可是介电衬底，或者可包括半导体衬底上的介电层。用于介电衬底的可接受的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等的碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。在一些实施例中，衬底102由碳化硅形成。

在衬底102的上方形成多层堆叠件104。多层堆叠件104包括交替的第一介电层104A和第二介电层104B。第一介电层104A由第一介电材料形成，而第二介电层104B由第二介电材料形成。介电材料可各自选自衬底102的候选介电材料。在一些特定实施例中，第一介电层104A可是任何合适的材料，只要第一介电层104A的材料在去除第二介电层104B的材料过程中的后续处理(下面将进一步描述)中以比第二介电层104B的材料更慢的蚀刻速率进行蚀刻。

在所示出的实施例中，多层堆叠件104包括五层第一介电层104A和四层第二介电层104B。应当注意的是，多层堆叠件104可包括任何数量的第一介电层104A和任何数量的第二介电层104B。

多层堆叠件104将在后续处理中被图案化。如此，第一介电层104A的介电材料和第二介电层104B的介电材料均与衬底102的蚀刻相比具有高蚀刻选择性。图案化的第一介电层104A将被用于隔离后续形成的TFT。图案化的第二介电层104B是牺牲层(或伪层)，其将在后续处理中被去除，并被TFT的字线替换。如此，第二介电层104B的第二介电材料与第一介电层104A的第一介电材料的蚀刻相比还具有高蚀刻选择性。在衬底102由碳化硅形成的实施例中，第一介电层104A可以由诸如氧化硅的氧化物形成，而第二介电层104B可以由诸如氮化硅的氮化物形成。还可使用彼此之间具有可接受的蚀刻选择性的介电材料的其他组合。

多层堆叠件104的每一层可通过可接受的沉积工艺形成，诸如化学气相沉积(CVD)、原子层沉积(ALD)等。每一层的厚度可在约15nm至约90nm的范围内。在一些实施例中，第一介电层104A形成为不同于第二介电层104B的厚度。例如，第一介电层104A可以形成为具有第一厚度t₁，并且第二介电层104B可以形成为具有第二厚度T₂，第二厚度T₂比第一厚度T₁小[大/小]约0％至约100％。此外，多层堆叠件104可具有任何合适数量的成对的第一介电层104A和第二介电层104B，诸如超过20对，并且多层堆叠件104可以具有在约1000nm至约10000nm(诸如约2000nm)范围内的总高度H₁。

如下面将更详细讨论的，图4A至图14B示出了一种工艺，在该工艺中沟槽在多层堆叠件104中被图案化并且TFT被形成在这些沟槽中。具体来说，使用多重图案化工艺来形成TFT。多重图案化工艺可是双重图案化工艺、四重图案化工艺等。图4A至图14B示出了双重图案化工艺。在双重图案化工艺中，利用第一蚀刻工艺在多层堆叠件104中图案化第一沟槽106(见图4A和图4B)，并且在第一沟槽106中形成TFT的第一子集的元件。然后，利用第二蚀刻工艺在多层堆叠件104中图案化第二沟槽120(见图8A和图8B)，并且在第二沟槽120中形成TFT的第二子集。利用多重图案化工艺形成TFT允许以低图案密度执行每重图案化工艺，这可以有助于减少缺陷，同时仍允许存储器阵列52具有足够的存储器单元密度，同时还有助于防止高宽比变得太高而致使结构不稳定的问题。

在图4A和图4B中，在多层堆叠件104中形成第一沟槽106。在所示出的实施例中，第一沟槽106延伸穿过多层堆叠件104并暴露出衬底102。在另一实施例中，第一沟槽106延伸穿过多层堆叠件104中的一些层，但并未穿过全部层。第一沟槽106可使用可接受的光刻和蚀刻技术来形成，诸如利用对多层堆叠件104有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率蚀刻第一介电层104A的介电材料和第二介电层104B的介电材料的工艺)。蚀刻可是任何可接受的蚀刻工艺，诸如反应离子蚀刻(PIE)，中性原子束蚀刻(NBE)等，或者是它们的组合。蚀刻可以是各向异性的。在衬底102由碳化硅形成、第一介电层104A由氧化硅形成、第二介电层104B由氮化硅形成的实施例中，第一沟槽106可以通过使用与氢(H₂)或氧(O₂)气体混合的氟基气体(例如C₄F₆)的干蚀刻来形成。

多层堆叠件104的一部分被设置在每对第一沟槽106之间。多层堆叠件104的每个部分可以具有比字线的期望最终宽度大约三倍的宽度W₁，诸如在约50nm至约500nm(诸如约240nm)的范围内，并且具有参照图3A和图3B所述的高度H₁。而且，多层堆叠件104的每个部分分隔开分离距离S₁，该分离距离S₁可以在约50nm至约200nm(诸如约80nm)的范围内。多层堆叠件104的每个部分的高宽比(AR)是高度H₁与多层堆叠件104的该部分的最窄部件的宽度的比率，该宽度是在该处理步骤中的宽度W₁。根据一些实施例，当形成第一沟槽106时，多层堆叠件104的每个部分的高宽比在约5至约15的范围内。形成高宽比小于约5的多层堆叠件104的每个部分可能就不允许存储器阵列52具有足够的存储器单元密度。形成高宽比大于约15的多层堆叠件104的每个部分可能致使在后续处理中多层堆叠件104的扭曲或塌陷。

在图5A和图5B中，第一沟槽106被扩展以形成第一侧壁凹槽110。具体来说，由第一沟槽106暴露出的第二介电层104B的侧壁的部分被凹进以形成第一侧壁凹槽110。尽管第二介电层104B的侧壁被示出为是直线的，但是侧壁可是凹的或凸的。第一侧壁凹槽110可通过可接受的蚀刻工艺形成，诸如对第二介电层104B的材料有选择性的蚀刻工艺(例如，以比第一介电层104A的材料和衬底102的材料更快的速率选择性地蚀刻第二介电层104B的材料的工艺)。蚀刻可是各向同性的。在衬底102由碳化硅形成，第一介电层104A由氧化硅形成，并且第二介电层104B由氮化硅形成的实施例中，第一沟槽106可以通过使用磷酸(H₃PO₄)的湿蚀刻来扩展。但是，还可采用诸如干选择性蚀刻等的任何其他合适的蚀刻工艺。

在形成之后，第一侧壁凹槽110具有延伸超过第一介电层104A的侧壁的深度D₃。在第一侧壁凹槽110达到期望的深度D₃之后，可使用定时蚀刻工艺来停止第一侧壁凹槽110的蚀刻。例如，当磷酸被用于蚀刻第二介电层104B时，蚀刻可进行足够长的时间，以使第一侧壁凹槽110具有在约10nm至约60nm(诸如约40nm)范围内的深度D₃。形成第一侧壁凹槽110减小了第二介电层104B的宽度。继续前面的实例，在蚀刻之后，第二介电层104B可以具有在约50nm至约450nm(诸如约160nm)范围内的宽度W₂。如上所述，多层堆叠件104的每个部分的高宽比(AR)是高度H₁与多层堆叠件104的该部分的最窄部件的宽度的比率，该宽度是在该处理步骤中的宽度W₂。因此，形成第一侧壁凹槽110增加了多层堆叠件104的每个部分的高宽比。根据一些实施例，在形成第一侧壁凹槽110之后，多层堆叠件104的每个部分的高宽比保持在如上所述的范围内，例如约5至约15的范围内。因此，这种高宽比(如上所述)的优点仍可被实现。

在图6A和图6B中，第一导电部件112A被形成在第一侧壁凹槽110中，因此完成了替换第二介电层104B的第一部分的工艺。第一导电部件112A可各自包括一层或多层，诸如粘胶层、阻挡层、扩散层，以及填充层，诸如此类。在一些实施例中，第一导电部件112A各自包括粘胶层112A_G和主层112A_M，尽管在其他实施例中粘胶层112A_G可省略。每个粘胶层112A_G沿位于第一侧壁凹槽110内的相应的主层112A_M的材料的三个侧面(例如，顶面、侧壁，以及底面)延伸。粘胶层112A_G由第一导电材料形成，诸如钛、氮化钛、钽、氮化钽、钼、钌、铑、铪、铱、铌、铼、钨、它们的组合、它们的氧化物等。主层112A_M可由第二导电材料形成，诸如金属，诸如钨、钴、铝、镍、铜、银、金、钼、钌、氮化钼、它们的合金等。粘胶层112A_G的材料是一种对第一介电层104A的材料具有良好粘附力的材料，并且主层112A_M的材料是一种对粘胶层112A_G的材料具有良好粘附性的材料。在第一介电层104A由诸如氧化硅等的氧化物形成的实施例中，粘胶层112A_G可以由氮化钛形成，主层112A_M可以由钨形成。粘胶层112A_G和主层112A_M可各自通过一种可接受的沉积工艺形成，诸如化学气相沉积(CVD)、原子层沉积(ALD)等。

在图7A和图7B中，第一沟槽106的剩余部分被用第一介电材料108填充和/或过填充，而无需回蚀刻第一导电部件112A的材料。在实施例中，第一介电材料108可是使用化学气相沉积工艺、原子层沉积工艺、物理汽相沉积工艺、它们的组合等沉积的材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。在一些实施例中，第一介电材料108可是与第一介电层104A的材料类似的材料，尽管在其他实施例中，材料可不同。可采用任何合适的材料和沉积方法。

一旦为了填充和/或过填充第一沟槽106而已经沉积了介电材料108，则可平坦化第一介电材料108以去除第一沟槽106外部的多余材料。在一个实施例中，可使用例如化学机械平坦化(CMP)工艺来平坦化第一介电材料108。但是，还可采用诸如研磨工艺等任何合适的平坦化工艺。

在一个实施例中，第一介电材料108与第一介电层104A被平坦化成平坦的。如此，第一导电部件112A位于第一沟槽106外部的部分也被去除，并且与第一介电层104A和第一介电材料108被平坦化成平坦的。如此，平坦的第一表面包括第一介电层104A、第一导电部件112A，以及第一介电材料108。

在图8A和图8B中，在多层堆叠件104中形成第二沟槽120。在所示出的实施例中，第二沟槽120延伸穿过多层堆叠件104并暴露出衬底102。在另一实施例中，第二沟槽120延伸穿过多层堆叠件104中的一些层，但并未穿过全部层。第二沟槽120可使用可接受的光刻和蚀刻技术来形成，诸如利用对多层堆叠件104有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率蚀刻第一介电层104A的介电材料和第二介电层104B的介电材料的工艺)。蚀刻可是任何可接受的蚀刻工艺，并且在一些实施例中，可类似于参照图4A和图4B所述的用于形成第一沟槽106的蚀刻。

多层堆叠件104的一部分被设置在每个第二沟槽120和每个第一沟槽106之间。多层堆叠件104的每个部分可以具有在约50nm至约500nm范围内的宽度W₃，并且具有参照图3A和图3B所述的高度H₁。而且，多层堆叠件104的每个部分分隔开分离距离S₂，该分离距离S₂可以在约50nm至约200nm的范围内。多层堆叠件104的每个部分的高宽比(AR)是高度H₁与多层堆叠件104的该部分的最窄部件的宽度的比率，该宽度是在该处理步骤中的宽度W₃。根据一些实施例，当形成第二沟槽120时，多层堆叠件104的每个部分的高宽比在约5至约15的范围内。形成高宽比小于约5的多层堆叠件104的每个部分可能就不允许存储器阵列52具有足够的存储器单元密度。形成高宽比大于约15的多层堆叠件104的每个部分可能致使在后续处理中多层堆叠件104的扭曲或塌陷。

在图9A和图9B中，第二沟槽120被扩展以形成第二侧壁凹槽124。具体来说，去除第二介电层104B的剩余部分以形成第二侧壁凹槽124。因此，第二侧壁凹槽124暴露出部分第一导电部件112A，例如粘胶层112A_G。第二侧壁凹槽124可通过可接受的蚀刻工艺形成，诸如对第二介电层104B的材料有选择性的蚀刻工艺(例如，以比第一介电层104A的材料和衬底102的材料更快的速率选择性地蚀刻第二介电层104B的材料的工艺)。蚀刻可是任何可接受的蚀刻工艺，并且在一些实施例中，可类似于参照图5A和图5B所述的用于形成第一侧壁凹槽110的蚀刻。在形成之后，第二侧壁凹槽124具有延伸超过第一介电层104A的侧壁的深度D₄。在一些实施例中，深度D₄类似于参照图5A和图5B所述的深度D₃。在另一实施例中，深度D₄不同于(大于或小于)参照图5A和图5B所述的深度D₃。

但是，通过在蚀刻第二沟槽120和形成第二侧壁凹槽124之前先形成第一导电部件112A和第二介电材料122，在蚀刻第二沟槽120和第二侧壁凹槽124过程中存在第一导电部件112A。如此，未去除的第一导电部件112A和未去除的第二介电材料122可以用作支柱，以在高应力释放过程中提供结构支撑。额外的支撑允许避免在去除工艺过程中可能发生的问题(例如，字线摆动或字线塌陷)。

在图10A和图10B中，第一导电部件112A被形成在第二侧壁凹槽124中，因此完成了替换第二介电层104B的第二部分的工艺。第二导电部件112B可由选自第一导电部件112A的同一组候选材料的材料形成，并且可使用选自用于形成第一导电部件112A的材料的同一组候选方法的方法形成。第一导电部件112A和第二导电部件112B可由同一种材料形成，或者可包括不同材料。在一些实施例中，第二导电部件112A各自包括粘胶层112B_G和主层112B_M，尽管在其他实施例中粘胶层112B_G可省略。第二导电部件112B的粘胶层112B_G和主层112B_M可以分别具有与第一导电部件112A的粘胶层112A_G和主层112A_M类似的厚度。在一些实施例中，粘胶层112A_G和粘胶层112B_G由类似的材料形成，在这种情况下，粘胶层112A_G和粘胶层112B_G可在形成过程中融合，使得它们之间不存在可辨别的界面。在另一实施例中(下面将进一步讨论)，粘胶层112A_G和粘胶层112B_G由不同材料形成，在这种情况下，粘胶层112A_G和粘胶层112B_G不可在形成过程中融合，使得它们之间存在可辨别的界面。

第一导电部件112A和第二导电部件112B被统称为存储器阵列52的字线112。相邻成对的第一导电部件112A和第二导电部件112B彼此物理接触，并且彼此电耦合。因此，每个成对的第一导电部件112A和第二导电部件112B用作单个字线112。

图10A至图10B还示出了：一旦第二导电部件112B已经沉积到第二沟槽120中，而在第二导电部件112B的任何回蚀刻之前，为了填充和/或过填充第二沟槽120的剩余部分，可以将第二介电材料122沉积在第二导电部件112B上方。在一个实施例中，第二介电材料122可是类似于沉积在第一沟槽106内的第一介电材料108的材料的材料，并且还可类似于第一介电层104A，以及可以以类似于第一介电材料108的材料的方式沉积。但是，可采用任何合适的材料和任何合适的沉积方法。

一旦已经沉积了介电材料122来填充和/或过填充第一沟槽120，则可平坦化第二介电材料122以便去除第二沟槽120外部的多余材料。在实施例中，可使用例如化学机械平坦化工艺来平坦化第二介电材料122，但是可采用任何合适的工艺。另外，平坦化工艺还可去除位于第二沟槽120外部的第二导电部件112B的任何材料，从而形成包括第一介电层104A、第一导电部件112A、第二导电部件112B、第一介电材料108，以及第二介电材料122的平坦表面。

图11A至图11B示出了以下各项的去除：第一介电层104A的顶层(暴露的第一介电层104A)以及第一沟槽106内的第一介电材料108和在第二沟槽120内的第二介电材料122。在实施例中，可使用一种或多种化学干蚀刻工艺、湿蚀刻工艺、他们的组合等来执行去除。例如，在第一介电层104A的材料与第一介电材料108和第二介电材料122的材料相同的实施例中，可使用单个蚀刻工艺，该单个蚀刻工艺使用一种对第一介电层104A、第一介电材料108，以及第二介电材料122的材料具有选择性的蚀刻剂。在第一介电层104A、第一介电材料108，以及第二介电材料122的材料不相同的其他实施例中，为了循序地去除这些不同的材料，可采用多重蚀刻工艺。可采用任何合适的去除工艺。

另外，从图11B中可以最清楚地看出，去除最顶部的第一介电层104A留下具有“U”形结构的第一导电部件112A和第二导电部件112B(这些部件已经融合成一个单个导电结构)，该“U”形结构具有包括第一导电部件112A和第二导电部件112B的侧壁。如此，第一导电部件112A的剩余部分和第二导电部件112B的剩余部分形成“H”形结构(在图11B中用标记为126的虚线圆突出显示)，其中，粘胶层112Ag和粘胶层112Bg位于第一导电部件112A的剩余部分和第二导电部件112B的剩余部分之间。

图12A至图12B示出了一种回蚀刻工艺，以便去除第一导电部件112A的多余部分和第二导电部件112B的多余部分，并暴露出下一第一介电层104A。在实施例中，可使用例如各向异性蚀刻工艺，诸如反应离子蚀刻来执行回蚀刻工艺。但是，可采用任何合适的蚀刻工艺。

在实施例中，执行回蚀刻工艺，直到位于第一沟槽106和第二沟槽120内但不位于第一侧壁凹槽110和第二侧壁凹槽124中且未被下一第一介电层104A覆盖的第一导电部件112A的材料和第二导电部件112B的材料已经被去除。如此，第一导电部件112A的剩余材料和第二导电部件112B的剩余材料具有与第二介电层104B的剩余部分类似的宽度(例如，80nm)。但是，可采用任何合适的尺寸。

图13A至图13B示出了形成在第一沟槽106和第二沟槽120中的TFT薄膜堆叠件。具体地，在每个第一沟槽106和每个第二沟槽120中形成两个铁电条114、半导体条116以及介电层118。在该实施例中，在第一沟槽106和第二沟槽120中没有形成其他层。在另一实施例(下面将进一步讨论)中，在第一沟槽106和第二沟槽120中形成附加层。

用于存储数字值的铁电条114是由可接受的铁电材料形成的数据存储条，可接受的铁电材料诸如氧化铪锆(HfZrO)；氧化锆(ZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化铪(HfO)；未掺杂的氧化铪(HfO)等。铁电条114的材料可通过可接受的沉积工艺形成，诸如ALD、CVD、物理气相沉积(PVD)等。

用于提供TFT的沟道区的半导体条116由可接受的半导体材料形成，诸如氧化铟镓锌(IGZO)、氧化铟锡(ITO)、氧化铟镓锌锡(IGZTO)、氧化锌(ZnO)、多晶硅、非晶硅等。半导体条116的材料可通过可接受的沉积工艺形成，诸如ALD、CVD、PVD等。

介电层118由一种介电材料形成。可接受的介电材料包括诸如氧化硅或氧化铝等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。介电层118的材料可通过可接受的沉积工艺形成，诸如ALD、CVD、可流动CVD(FCVD)等。

铁电条114、半导体条116，以及介电层118可通过沉积、蚀刻以及平坦化的组合形成。例如，可以共形地将铁电层沉积在多层堆叠件104上以及第一沟槽106和第二沟槽120中(例如，在第一导电部件112A的侧壁上和第一介电层104A的侧壁上)。然后，可以将半导体层共形地沉积在铁电层上。然后，可以各向异性地蚀刻半导体层，以去除半导体层的水平部分，因此暴露出铁电层。然后，可以共形地将介电层沉积在半导体层的剩余垂直部分上和铁电层的暴露部分上。然后，对各层应用平坦化工艺，以去除多层堆叠件104上方的多余材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余在第一沟槽106中的铁电层的部分、半导体层的部分，以及介电层的部分分别形成铁电条114、半导体条116，以及介电层118。平坦化工艺暴露出多层堆叠件104，使得在平坦化工艺之后，多层堆叠件104的顶面、铁电条114的顶面、半导体条116的顶面，以及介电层118的顶面是共面的(在工艺变动内)。

在图14A和图14B中，穿过介电层118和半导体条116形成介电插塞132。介电插塞132是隔离柱，该隔离柱将被设置在相邻的TFT之间，并将物理地和电学地使相邻的TFT分离。在所示出的实施例中，介电插塞132不延伸穿过铁电条114。铁电条114的不同区域可被单独地极化，因此铁电条114可以用于存储值，即使相邻的区域没有被物理地和电学地分离。在另一实施例中，介电插塞132还穿过铁电条114形成。介电插塞132穿过第一介电层104A进一步延伸。

作为形成介电插插塞132的实例，介电插插塞132的开口可以穿过介电层118和半导体条116形成。这些开口可通过使用可接受的光刻和蚀刻技术形成。然后，一种或多种介电材料被形成在这些开口中。可接受的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。介电材料可通过一种可接受的沉积工艺形成，诸如ALD、CVD等。在一些实施例中，氧化硅或氮化硅被沉积在这些开口中。然后，对各层采用平坦化工艺，以去除剩余的最顶部第一介电层104A上方的过量介电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余的介电材料在开口中形成介电插塞132。

图14A和图14B还示出了穿过介电层118形成的位线134和源极线136位线134和源极线136穿过第一介电层104A进一步延伸。位线134和源极线136用作TFT的源极/漏极区。位线134和源极线136是成对形成的导电列，每个半导体条116接触相应的位线134和相应的源极线136。每个TFT包括位线134、源极线136、字线112，以及半导体条116和铁电条114与字线112相交的区域。每个介电插塞132被设置在TFT的位线134和另一个TFT的源极线136之间。换句话说，位线134和源极线136被设置在每个介电插塞132的相对侧处。因此，每个介电插塞132物理地和电学地使相邻的TFT分离。

作为形成位线134和源极线136的实例，用于位线134和源极线136的开口可以穿过介电层118形成。这些开口可通过使用可接受的光刻和蚀刻技术形成。具体来说，这些开口被形成在介电插塞132的相对侧上。然后，一种或多种导电材料，例如粘胶层和块体导电材料被形成在这些开口中，可接受的导电材料包括金属，诸如钨、钴、铝、镍、铜、银、金、它们的合金等。导电材料可通过诸如ALD或CVD等的可接受的沉积工艺、诸如电镀或化学镀等的可接受的镀工艺等形成。在一些实施例中，钨被沉积在开口中。然后，对各层采用平坦化工艺，以去除在最顶层第一介电层104A上方的过量导电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余的导电材料在开口中形成位线134和源极线136。

在图15A和图15B中，互连结构140被形成在中间结构上方。为了清楚地说明，在图15A中仅示出了互连结构140的一些部件。互连结构140可包括例如介电材料144中的金属化图案142。介电材料144可包括一个或多个介电层，诸如一层或多层低介电常数(LK)或超低介电常数(ELK)介电材料。金属化图案142可以是形成在一个或多个介电层中的金属互连(例如，金属线和通孔)。互连结构140可通过镶嵌工艺形成，诸如单个镶嵌工艺、双重镶嵌工艺等。

互连结构140的金属化图案142被电耦合到位线134和源极线136。例如，金属化图案142包括位线互连142B(其被电耦合到位线134)和源极线互连142S(其被电耦合到源极线136)。相邻的位线134被连接到不同的位线互连142B，这有助于当这些相邻的位线134的公共字线112被激活时避免相邻的位线134的短路。同样地，相邻的源极线136被连接到不同的源极线互连142S，这有助于当这些相邻的源极线136的公共字线112被激活时避免相邻的源极线136的短路。

在该实施例中，位线134和源极线136以交错的布局形成，其中相邻的位线134和相邻的源极线136沿第一方向D₁(见图2B)彼此横向偏移。因此，每条字线112被横向设置在介电插塞132和位线134之间或介电插塞132和源极线136之间。位线互连142B和源极线互连142S各自沿第二方向D₂(见图2B)延伸，例如沿存储器阵列52的列延伸。位线互连142B沿存储器阵列52的列被连接到位线134的交替位线上。源极线互连142B沿存储器阵列52的列被连接到源极线136的交替源极线上。横向偏移的位线134和源极线136消除了对沿存储器阵列52的列的横向互连的需求，因此允许位线互连142B和源极线互连142S是可以在互连结构140的最低层级处形成的直线导电段。在另一实施例中(下面将讨论)，位线134和源极线136不以交错的布局形成，而在互连结构140中实现横向互连。

图16A和图16B是根据一些其他实施例的存储器阵列52的各个视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯布置(见图2B)。图16A是存储器阵列52的三维视图，图16B是示出了与图13A中的参考截面B-B类似的截面的截面图。

在该实施例中，铁电条114被省略，并由多个介电层150代替，该多个介电层150是数据存储条，从而将存储单元转变为类似闪存的存储元件，进而准许创建例如NOR闪存阵列。具体来说，第一介电层150A形成在衬底102上并与字线112的侧壁接触。第二介电层150B形成在第一介电层150A上。第三介电层150C被形成在第二介电层150B上。第一介电层150A、第二介电层150B，以及第三介电层150C各自均由介电材料形成。可接受的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。在一些实施例中，第一介电层150A和第三介电层150C由第一介电材料(例如，诸如氧化硅等的氧化物)形成，而第二介电层150B由不同的第二介电材料(例如，诸如氮化硅等的氮化物)形成。介电材料可通过可接受的沉积工艺形成，诸如ALD、CVD等。例如，第一介电层150A、第二介电层150B，以及第三介电层150C可通过沉积、蚀刻，以及平坦化的组合，以一种类似于上面参照铁电条114所述的方式形成。

图17A和图17B是根据一些其他实施例的存储器阵列52的各个视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯布置(见图2B)。图17A是存储器阵列52的三维视图，图17B是示出了与图13A中的参考截面B-B类似的截面的截面图。

在该实施例中，导电条160形成在铁电条114和半导体条116之间。导电条160的形成有助于在半导体条116形成过程中避免或减少在铁电条114上的层间氧化物的形成。避免或减少层间氧化物的形成可以增加存储器阵列52的使用寿命。

导电条160可以由诸如钌、钨、氮化钛、氮化钽、钼等的金属形成。导电条160的导电材料可通过诸如ALD或CVD等的可接受的沉积工艺、诸如电镀或化学镀等的可接受的镀工艺等形成。导电条160的厚度可以在约1nm至约20nm的范围内。导电条160可以以一种与半导体条116类似的方式形成，并且可以在半导体条116的形成过程中形成。介电插塞132可以(或者可以不)穿过导电条160形成。

图18A和图18B是根据一些其他实施例的存储器阵列52的各个视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯布置(见图2B)。图18A是存储器阵列52的三维视图，图18B是示出了与图13A中的参考截面B-B类似的截面的截面图。

在该实施例中，粘胶层112A_G和粘胶层112B_G由不同的材料形成，以便帮助降低总电阻率。例如，粘胶层112A_G可以由第一粘胶材料(例如，氮化钛)形成，粘胶层112B_G可以由具有不同的电阻率的第二粘胶材料(例如，氮化钽)形成。如此，粘胶层112A_G和粘胶层112B_G在形成过程中可不融合，使得它们是独立的并且彼此不同。

图19A和图19B是根据一些其他实施例的存储器阵列52的各个视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯布置(见图2B)。图19A是存储器阵列52的三维视图，图19B是沿图19A中的参考截面B-B所示的截面图。

在该实施例中，互连结构140的金属化图案142仅包括源极线互连142S。另一互连结构170形成在衬底102与互连结构140相对的一侧上。互连结构170可以以与互连结构140类似的方式形成。互连结构170可包括例如介电材料174中的金属化图案172。可以穿过衬底102和铁电条114形成导电通孔180，以将金属化图案172电耦合到位线134和/或源线136。例如，金属化图案172包括位线互连172B(其通过导电通孔180被电耦合到源极线136)。

而且，在该实施例中，位线134和源极线136不以交错的布局形成，因此相邻的位线134和相邻的源极线136沿第一方向D₁(见图2B)彼此横向对齐。因此，每条字线112被横向设置在一对位线134之间或一对源极线136之间。因为位线134和源极线136不以交错的布局形成，所以到源极线互连142S的一个子集的横向互连在互连结构140中实现，而到位线互连172B的一个子集的横向互连在互连结构170中实现。例如，源极线互连142S是在互连结构140的中间层级处形成的直线导电段。与源极线互连142S相比，在源极线互连142S的第一子集和源极线136的第一子集之间的横向互连146在互连结构140的更低层级处形成。与源极线互连142S相比，在源极线互连142S的第二子集和源极线136的第二子集之间的直线互连148在互连结构140的更低层级处形成。同样地，位线互连172B是在互连结构170的中间层级处形成的直线导电段。与位线互连172B相比，在位线互连172B的第一子集和位线134的第一子集之间的横向互连176在互连结构170的更低层级处形成。与位线互连172B相比，在位线互连172B的第二子集和位线134的第二子集之间的直线互连178在互连结构170的更低层级处形成。

应当注意的是，在其他实施例中，互连结构140、170的布局可翻转。例如，互连结构140的金属化图案142可以包括位线互连，并且互连结构170的金属化图案172可以包括源极线互连。

图20A至图22B是根据一些其他实施例的制造存储器阵列52的中间阶段的各个视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯布置(见图2B)。图20A和图21A是存储器阵列52的三维视图。图20B和图21B是沿图21A中的参考截面B-B所示的截面图。图22A和图22B是存储器阵列52的一部分的俯视图。

在图20A和图20B中，获得了类似于参照图13A和图13B描述的结构，但是铁电条114、半导体条116，以及介电层118不在该处理步骤中形成。相反，第一沟槽106(见图4A和图4B)和第二沟槽120(见图8A和图8B)各自填充有介电层192。介电层192由介电材料形成。可接受的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。介电材料可通过可接受的沉积工艺形成，诸如ALD、CVD等。在一些实施例中，在第一沟槽106和第二沟槽120中沉积氧化硅。可以对各层采用平坦化工艺，以去除在最顶部第一介电层104A上方的过量介电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。例如，可以在填充第一沟槽106以形成介电层192之后执行第一平坦化工艺，并且可以在填充第二沟槽120以形成介电层192之后执行第二平坦化工艺。

在图21A和图21B中，延伸穿过介电层192形成TFT薄膜堆叠件。TFT薄膜堆叠件各自包括铁电条114、半导体条116，以及介电层118。然后，位线134和源极线136至少穿过介电层118形成。

铁电条114、半导体条116，以及介电层118可通过沉积、蚀刻以及平坦化的组合形成。例如，可以穿过介电层192形成开口。这些开口可通过使用可接受的光刻和蚀刻技术形成。铁电层可以被共形地沉积在穿过介电层192的开口中。然后，可以将半导体层共形地沉积在铁电层上。然后，可以各向异性地蚀刻半导体层，以去除半导体层的水平部分，因此暴露出铁电层。然后，可以共形地将介电层沉积在半导体层的剩余垂直部分上和铁电层的暴露部分上。然后，对各层采用平坦化工艺，以去除在最顶部第一介电层104A上方的过量材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余在穿过介电层192的开口中的铁电层的部分、半导体层的部分，以及介电层的部分分别形成铁电条114、半导体条116，以及介电层118。平坦化工艺暴露出最顶部第一介电层104A，使得在平坦化工艺之后，最顶部的第一介电层104A的顶面、铁电条114的顶面、半导体条116的顶面，以及介电层118的顶面是共面的(在工艺变动内)。

作为形成位线134和源极线136的实例，位线134的开口和源极线136的开口可以穿过介电层118形成，并且可选地还穿过铁电条114和半导体条116形成。这些开口可通过使用可接受的光刻和蚀刻技术形成。具体来说，这些开口被形成为使得它们与介电层118的剩余部分的侧面相对。在一些实施例中，开口仅延伸穿过介电层118，使得位线134和源极线136仅延伸穿过介电层118(如图22A所示)。在一些实施例中，开口还延伸穿过铁电条114和半导体条116，使得位线134和源极线136还延伸穿过电条114和半导体条116。然后，一种或多种介电材料形成在这些开口中。可接受的导电材料包括金属，诸如钨、钴、铝、镍、铜、银、金、它们的合金等。导电材料可通过诸如ALD或CVD等的可接受的沉积工艺、诸如电镀或化学镀等的可接受的镀工艺等形成。在一些实施例中，钨沉积在开口中。然后，对各层采用平坦化工艺，以去除在最顶部第一介电层104A上方的过量导电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余的导电材料在开口中形成位线134和源极线136。然后，可使用如上所述的类似技术，在位线134上方(或下方)和源极线136上方(或下方)形成互连，使得位线134和源极线136可被分别耦合到位线互连和源极线互连。

但是，通过在蚀刻第二沟槽120和形成第二侧壁凹槽124之前先形成第一导电部件112A和第二介电材料122，在后续蚀刻工艺过程中，诸如蚀刻第二沟槽120和第二侧壁凹槽124的过程中存在第一导电部件112A和第二介电材料122。如此，这些未去除的结构可以在后续工艺过程中提供结构支撑，从而有助于防止诸如字线摆动或甚至字线塌陷等的问题。避免这些问题允许制造具有更少缺陷的更小的器件，从而增加总良率。

根据实施例，制造半导体器件的方法包括：在多层堆叠件中蚀刻第一沟槽，该多层堆叠件包括交替的介电层和牺牲层；将第一导电材料沉积在第一沟槽内；用第一介电材料填充第一沟槽的剩余部分；在填充第一沟槽的剩余部分之后，在多层堆叠件中蚀刻第二沟槽；将第二导电材料沉积在第二沟槽内；用第二介电材料填充第二沟槽的剩余部分；蚀刻第一导电材料和第二导电材料；以及在蚀刻第一导电材料和第二导电材料之后，将沟道材料沉积在第一沟槽中。在实施例中，该方法还包括：在填充第二沟槽的剩余部分之后，用介电层的一部分平坦化第二介电材料；以及在蚀刻第一导电材料之前，去除介电层的该部分。在实施例中，去除介电层的该部分形成“H”形结构。在实施例中，第一导电材料包括第一粘胶层，并且其中，沉积第二导电材料可以沉积与第一粘胶层物理接触的第二粘胶层。在实施例中，该方法还包括在沉积第一导电材料之前凹进牺牲层。在实施例中，该方法还包括在蚀刻第二沟槽之前，平坦化第一介电材料和第一导电材料。在实施例中，该方法还包括将铁电材料沉积在第一沟槽中。

根据另一实施例，制造半导体器件的方法包括：形成第一介电材料和牺牲材料的交替堆叠件；在交替堆叠件内形成第一字线的第一部分，形成第一字线的第一部分包括：在交替堆叠件中蚀刻第一沟槽；通过凹进暴露在第一沟槽内的牺牲材料的第一部分来形成第一凹槽；将第一导电材料沉积在第一凹槽中；以及沉积第二介电材料以填充第一沟槽的剩余部分；以及在交替堆叠件内形成第一字线的第二部分，形成第一字线的第二部分包括：在交替堆叠件中蚀刻第二沟槽；通过去除暴露在第二沟槽内的牺牲材料的第二部分来形成第二凹槽；将第二导电材料沉积在第二凹槽中；以及沉积第三介电材料以填充第二沟槽的剩余部分。在实施例中，该方法还包括在沉积第三介电材料之后，去除第一介电材料的顶层。在实施例中，去除第一介电材料的顶层留下“U”形开口，其中，该“U”形开口的侧壁包括第一导电材料和第二导电材料。在实施例中，去除牺牲材料的第二部分可以暴露出第一导电材料的一部分。在实施例中，该方法还包括在沉积第三介电材料之后，平坦化第三介电材料。在实施例中，第三介电材料不同于第二介电材料。在实施例中，该方法还包括：去除第二介电材料和第三介电材料；蚀刻第一导电材料和第二导电材料；邻近第一导电材料和第二导电材料沉积铁电材料；以及邻近铁电材料沉积沟道材料。

根据又一个实施例，半导体器件包括：铁电材料，远离衬底延伸；沟道材料，位于铁电材料的第一侧；第一介电材料，远离与第一侧相对的铁电材料的第二侧延伸；第二介电材料，远离铁电材料的第二侧延伸；第一导电材料，远离第一介电材料和第二介电材料之间的铁电材料的第二侧延伸，第一导电材料包括块体材料和第一粘胶层；以及第二导电材料，远离第一介电材料和第二介电材料之间的第一导电材料延伸，第二导电材料包括第二块体材料和第二粘胶层，第二粘胶层与第一粘胶层物理接触。在实施例中，该半导体器件还包括与第二导电材料物理接触的第二铁电材料。在实施例中，该半导体器件还包括：第三介电材料，远离铁电材料的第二侧延伸；第三导电材料，远离第三介电材料和第二介电材料之间的铁电材料的第二侧延伸，第二导电材料包括第三块体材料和第三粘胶层；以及第四导电材料，远离第三介电材料和第二介电材料之间的第三导电材料延伸，第四导电材料包括第四块体材料和第四粘胶层，第四粘胶层与第三粘胶层物理接触。在实施例中，第一导电材料和第二导电材料总体地具有约80nm的宽度。在实施例中，第一导电材料和第二导电材料形成存储器单元的字线。在实施例中，存储器单元是三维存储器阵列的一部分。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。