具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据各种实施例，存储器阵列的字线通过多重图案化工艺形成，其中用于存储器阵列的字线的第一部分和晶体管的第一子集在第一图案化工艺中形成，并且其中用于存储器阵列的字线的第二部分和晶体管的第二子集随后在第二图案化工艺中形成。因此，可提高存储器阵列的列的纵横比，同时避免形成过程中部件的扭曲或塌陷。

图1是根据一些实施例的随机存取存储器50的框图。随机存取存储器 50包括存储器阵列52、行解码器54、以及列解码器56。存储器阵列52、行解码器54、以及列解码器56可各自是同一半导体管芯的部分，或者可是不同半导体管芯的部分。例如，存储器阵列52可以为第一半导体管芯的部分，而行解码器54和列解码器56可以为第二半导体管芯的部分。

存储器阵列52包括存储器单元58、字线62、以及位线64。存储器单元58被以行和列布置。字线62和位线64被电连接到存储器单元58。字线62是沿存储器单元58的行延伸的导电线。位线64是沿存储器单元58 的列延伸的导电线。

行解码器54可是例如静态互补金属氧化物半导体(CMOS)解码器、伪-N型金属氧化物半导体(NMOS)解码器等。在运行期间，行解码器54 通过激活用于行的字线62来选择存储器阵列52的行中的期望的存储器单元58。列解码器56可以是例如静态CMOS解码器、伪-NMOS解码器等，并且可包括写入驱动器、感测放大器、它们的组合等。在运行期间，列解码器56从所选择的行中的存储器阵列52的列中为期望的存储器单元58选择位线64，并利用位线64从所选择的存储器单元58读取数据或将数据写入所选择的存储器单元58。

图2A和图2B是根据一些实施例的存储器阵列52的各种视图。图2A 是存储器阵列52的电路图。图2B是存储器阵列52的一部分的三维视图。

存储器阵列52是诸如非易失(NOR)闪存阵列的闪存阵列；诸如DRAM 或SRAM的高速存储器阵列；诸如阻变式RAM(RRAM)或磁性RAM (MRAM)等的非易失性存储器等。每个存储器单元58是包括薄膜晶体管 (TFT)68的闪存单元。每个TFT 68的栅极被电连接到相应的字线62，每个TFT 68的第一源极/漏极区被电连接到相应的位线64，以及TFT 68的第二源极/漏极区被电连接到相应的源极线66(其电接地)。存储器阵列 52的同一行中的存储器单元58共享公共字线62，而存储器阵列52的同一列中的存储器单元共享公共位线64和公共源极线66。

存储器阵列52包括多重布置的导电线(例如，字线62)，介电层72 位于字线62的相邻字线之间。字线62在平行于下面的衬底(在图2B中未示出，但参照图3A至图20B在下面更详细地讨论)的主表面的第一方向 D₁上延伸。字线62可具有阶梯排布，使得下部字线62比上部字线62更长并且超过上部字线62的端点横向延伸。例如，在图2B中，示出了字线62 的多重堆叠层，其中最上面的字线62A是最短的线，而最底下的字线62B 是最长的线。字线62的相应的长度在朝向下面的衬底延伸的方向上增加。以此方式，可从存储器阵列52上方访问每条字线62的部分，使得导电接触件可形成至每条字线62的暴露部分。

存储器阵列52还包括多条布置的导线，诸如位线64和源级线66。位线64和源极线66在垂直于第一方向D₁和下面的衬底的主表面的第二方向 D₂上延伸。介电层74设置在位线64和源极线66的相邻的位线和源极线之间并将它们隔离。每个存储器单元58的边界通过由位线64和源极线66组成的对以及相交字线62限定。介电塞76被设置在相邻的由位线64和源极线66组成的对之间并将它们隔离。尽管图2A和图2B示出了位线64相对于源极线66的特定位置，但是应当注意的是，在其他实施例中，位线64 的位置和源极线66的位置可翻转。

存储器阵列52还包括铁电条84和半导体条82。铁电条84与字线62 接触。半导体条82被设置在铁电条84和介电层74之间。

半导体条82为存储器单元58的TFT 68提供了沟道区。例如，当通过相应的字线62施加适当的电压【例如，高于相应的TFT 68的相应阈值电压(V_th】时，半导体条82与字线62相交的区域可允许电流从位线64流向源极线66(例如，在D₁方向上)。

铁电条84是数据存储层，通过在铁电条84上施加适当的电压差，可使其在两个不同方向之一上极化。取决于铁电条84的特定区域的极化方向，相应的TFT 68的阈值电压改变并且可以存储数字值(例如，0或1)。例如，当铁电条84的区域具有第一电极化方向时，相应的TFT 68可具有相对低的阈值电压，而当铁电条84的区域具有第二电极化方向时，相应的 TFT 68可具有相对高的阈值电压。两个阈值电压之间的差异可被称为阈值电压偏移。较大的阈值电压偏移可以使读取存储在相应的存储器单元58中的数字值更容易(例如，更不容易出错)。相应地，存储器阵列52还可被称为铁电随机存取存储器(FERAM)阵列。

为了在特定的存储器单元58上执行写入操作，可以在铁电条84对应于存储器单元58的区域上施加写入电压。例如，可以通过向对应于存储器单元58的字线62、位线64，以及源极线66施加适当的电压来施加写入电压。通过在铁电条84的区域上施加写入电压，可以改变铁电条84该区域的极化方向。因此，相应的TFT 68的相应阈值电压可以从低阈值电压切换到高阈值电压(反之亦然)，使得数字值可以被存储在存储器单元58中。因为字线62和位线64在存储器阵列52中相交，所以可选择和写入单个的存储器单元58。

为了在特定的存储器单元58上执行读取操作，读取电压(低和高阈值电压之间的电压)被施加到对应于存储器单元58的字线62上。根据铁电条84的相应区域的极化方向，存储器单元58的TFT 68可接通或可不接通。因此，位线64可通过源极线66放电(例如，接地)或可不放电，从而确定存储在存储单元58中的数字值。因为字线62和位线64在存储器阵列 52中相交，所以可选择单个的存储器单元58和从单个的存储器单元58读取。

图3A至图15B是一些实施例所述的制造存储器阵列52的中间阶段的各种视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯排布(见图2B)。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A 是存储器阵列52的立体视图。图3B、图4B、图5B、图6B、图7B、图 8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B是沿图 12A中的参考截面B-B截取的截面图。

在图3A和图3B中，提供了衬底102。衬底102可是半导体衬底，诸如块体半导体、绝缘体半导体(SOI)衬底等，其可是掺杂的(例如，掺杂 p型或者n型的掺杂物)或者无掺杂的。衬底102可是一个晶圆，诸如硅晶圆。一般来说，SOI衬底是在绝缘体层上形成的一层半导体材料。绝缘体层可能是，例如，掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅或者玻璃衬底。其他衬底，诸如多层或者梯度衬底也可被使用。在一些实施例中，衬底102的半导体材料可包括硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的复合物半导体；包含硅锗、磷砷化镓、铝砷化铟、铝砷化镓、镓砷化铟、镓铟磷和/或镓铟磷砷的合金半导体；或者它们的组合。衬底102可包括介电材料。例如，衬底102可是介电衬底，或者可包括半导体衬底上的介电层。用于介电衬底的可行的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等的碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。在一些实施例中，衬底102由碳化硅形成。

在衬底102的上方形成多层堆叠104。多层堆叠104包括交叠的第一介电层104A和第二介电层104B。第一介电层104A由第一介电材料形成，而第二介电层104B由第二介电材料形成。介电材料可各自选自衬底102 的候选介电材料。在所示出的实施例中，多层堆叠104包括五层第一介电层104A和四层第二介电层104B。应当注意的是，多层堆叠104可包括任何数量的第一介电层104A和任意数量的第二介电层104B。

多层堆叠104将在后续处理中被图案化。如此，第一介电层104A的介电材料和第二介电层104B的介电材料均与衬底102的蚀刻相比具有高蚀刻选择性。图案化的第一介电层104A将被用于隔离后续形成的TFT。图案化的第二介电层104B是牺牲层(或虚拟层)，其将在后续处理中被移除，并被TFT的字线替换。如此，第二介电层104B的第二介电材料与第一介电层104A的第一介电材料的蚀刻相比还具有高蚀刻选择性。在衬底102由碳化硅形成的实施例中，第一介电层104A可以由诸如氧化硅等的氧化物形成，而第二介电层104B可以由诸如氮化硅等的氮化物形成。还可使用彼此之间具有可行的蚀刻选择性的介电材料的其他组合。

多层堆叠104的每一层可通过可行的沉积工艺形成，诸如化学气相沉积(CVD)、原子层沉积(ALD)等。每一层的厚度可在约15nm至约90nm 的范围内。在一些实施例中，第一介电层104A形成为不同于第二介电层 104B的厚度。例如，第一介电层104A可以形成为具有第一厚度t₁，并且第二介电层104B可以形成为具有第二厚度T₂，第二厚度T₂比第一厚度T₁小[大/小]约0％至约100％。多层堆叠件104可具有的整体高度H₁在约 1000nm到约10000nm之间(如约2000nm)。

如下面将更详细讨论的，图4A至图11B示出了在多层堆叠104中图案化沟槽并在沟槽中形成TFT的工艺。具体来说，使用多重图案化工艺来形成TFT。多重图案化工艺可是双重图案化工艺、四重图案化工艺等。图 4A至图11B示出了双重图案化工艺。在双重图案化工艺中，利用第一蚀刻工艺在多层堆叠104中图案化第一沟槽106(见图4A和图4B)，并且在第一沟槽106中形成TFT的第一子集的元件。然后，利用第二蚀刻工艺在多层堆叠104中图案化第二沟槽120(见图8A和图8B)，并且在第二沟槽120中形成TFT的第二子集。利用多重图案化工艺形成TFT允许以低图案密度执行每重图案化工艺，这可以有助于减少缺陷，同时仍允许存储器阵列52具有足够的存储器单元密度，同时还有助于防止纵横比变得太高而致使结构不稳定的问题。

另外，尽管上述实施例示出了在生产线的前端但直接在衬底102(如半导体衬底)上形成的存储器阵列52，但这仅是示例性的，并不旨在限制实施例。相反，存储器阵列52可在生产线的前端或生产线的后端中形成，并且可形成为嵌入式存储器阵列或独立结构。可使用存储器阵列52的任何合适的形成类型，并且所有的这些形成类型都完全旨在包含于实施例的范围内。

在图4A和图4B中，在多层堆叠104中形成第一沟槽106。在所示出的实施例中，第一沟槽106延伸穿过多层堆叠104并暴露出衬底102。在另一实施例中，第一沟槽106延伸穿过多层堆叠104中的一些层，但并未穿过全部层。第一沟槽106可使用可行的光刻和蚀刻技术来形成，诸如利用对多层堆叠104有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率蚀刻第一介电层104A的介电材料和第二介电层104B的介电材料的工艺)。蚀刻可是任何可行的蚀刻工艺，例如反应离子蚀刻(PIE)，中性原子束蚀刻(NBE)等，或者是它们之间的组合。蚀刻可以是各向异性的。在衬底102由碳化硅形成、第一介电层104A由氧化硅形成、第二介电层 104B由氮化硅形成的实施例中，第一沟槽106可以通过使用与氢(H₂)或氧(O₂)气体混合的氟基气体(例如C₄F₆)的干法蚀刻来形成。

多层堆叠104的一部分被设置在每对第一沟槽106之间。多层堆叠件 104的每个部分均可具有的宽度W₁在约50nm到约500nm之间(如约 240nm)，并且具有相对于图3A和图3B所述的高度H₁。此外，多层堆叠件104的每个部分均以分隔距离S₁而分开，该分隔距离可在约50nm到约 200nm之间(如约80nm)。多层堆叠104的每个部分的纵横比(AR)是高度H₁与多层堆叠104的该部分的最窄部件的宽度的比率，该宽度是在该处理步骤中的宽度W₁。根据一些实施例，当形成第一沟槽106时，多层堆叠件104的每个部分的长宽比在约5到约15之间。形成纵横比小于约5的多层堆叠104的每个部分可能就不允许存储器阵列52具有足够的存储器单元密度。形成纵横比小于约15的多层堆叠104的每个部分可能致使在后续处理中多层堆叠104的扭曲或塌陷。

在图5A和图5B中，第一沟槽106被扩展以形成第一侧壁凹槽110。具体来说，第二介电层104B的侧壁中由第一沟槽106所暴露的部分从第一侧壁凹槽110向内凹陷。尽管第二介电层104B的侧壁被示出为是直线的，但是侧壁可是凹的或凸的。第一侧壁凹槽110可通过可行的蚀刻工艺形成，诸如对第二介电层104B的材料有选择性的蚀刻工艺(例如，以比第一介电层104A的材料和衬底102的材料更快的速率选择性地蚀刻第二介电层 104B的材料的工艺)。蚀刻可是各向同性的。在衬底102由碳化硅、第一介电层104A由氧化硅形成、第二介电层104B由氮化硅形成的实施例中，第一沟槽106可以通过使用磷酸(H₃PO₄)的湿法蚀刻来扩展。但是，还可采用诸如干法选择性蚀刻等的任意其他合适的蚀刻工艺。

在形成之后，第一侧壁凹槽110具有延伸超过第一介电层104A的侧壁的深度D₃。在第一侧壁凹槽110达到期望的深度D₃之后，可使用定时蚀刻工艺来停止第一侧壁凹槽110的蚀刻。例如，当使用磷酸来蚀刻第二介电层104B时，可使得第一侧壁凹槽110具有范围在约10nm到约60nm(如约40nm)之间的深度D₃。形成第一侧壁凹槽110减小了第二介电层104B 的宽度。继续前面的实例，在蚀刻之后，第二介电层104B可以具有在约 50nm至约450nm(诸如约160nm)范围内的宽度W₂。如上所述，多层堆叠104的每个部分的纵横比(AR)是高度H₁与多层堆叠104的该部分的最窄部件的宽度的比率，该宽度是在该处理步骤中的宽度W₂。因此，形成第一侧壁凹槽110增加了多层堆叠104的每个部分的纵横比。根据一些实施例，在形成第一侧壁凹槽110之后，多层堆叠104的每个部分的纵横比保持在如上所述的范围内，例如约5至约15的范围内。因此，这种纵横比 (如上所述)的优点仍可被实现。

在图6A和图6B中，在第一侧壁凹槽110中形成第一导电功能件112A，以填充和/或过度填充第一沟槽106，从而完成替换第二介电层104B的第一部分的过程。第一导电功能件112A中的每个均可包括一层或多个层，诸如种子层、胶层、阻挡层、扩散层和填充层等。在一些实施例中，尽管在其他实施例中，可省略种子层112A_S，但第一导电功能件112A中的每个均包括种子层112A_S(或胶层)和主层112A_M。每个种子层112A_S均沿位于第一侧壁凹槽110内对应的主层112A_M的材料的三侧(例如，顶面、侧壁和底面)而延伸。种子层112A_S由可用于帮助生长或帮助粘附随后沉积的材料的第一导电材料而形成，诸如，氮化钛、氮化钽、钛、钽、钼、钌、铑、铪、铱、铌、铼、钨、这些的组合、这些的氧化物等。主层112A_M可由第二导电材料形成，诸如金属，诸如钨、钴、铝、镍、铜、银、金、钼、钌、氮化钼、它们的合金等。种子层112A_S的材料是对第一介电层104A的材料具有良好粘附力的材料，主层112A_M的材料是对种子层112A_S的材料具有良好粘附性的材料。在第一介电层104A由诸如氧化硅的氧化物形成的实施例中，种子层112A_S可由氮化钛形成，而主层112A_M可由钨形成。种子层 112A_S和主层112A_M中的每个均可由可接受的沉积工艺而形成，诸如，化学气相沉积(CVD)、原子层沉积(ALD)等方法。

一旦已沉积了第一导电功能件112A以便填充和/或过度填充第一沟槽 106，可将第一导电功能件112A平坦化以去除第一沟槽106之外的多余材料，使得在将第一导电功能件112A平坦化之后，第一导电功能件112A可完全跨过第一沟槽106的顶部。在一个实施例中，可使用如化学机械平面化(CMP)工艺等方法来将第一导电功能件112A平坦化。但是，还可采用诸如水磨工艺等任何合适的平坦化工艺。

在图7A和图7B中，在多层堆叠件104中形成第二沟槽120。在所示出的实施例中，第二沟槽120延伸穿过多层堆叠104并暴露出衬底102。在另一实施例中，第二沟槽120延伸穿过多层堆叠104中的一些层，但并未穿过全部层。第二沟槽120可使用可行的光刻和蚀刻技术来形成，诸如利用对多层堆叠104有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率蚀刻第一介电层104A的介电材料和第二介电层104B的介电材料的工艺)。蚀刻可是任何可行的蚀刻工艺，并且在一些实施例中，可类似于参照图4A和图4B所述的用于形成第一沟槽106的蚀刻。

多层堆叠104的一部分被设置在每个第二沟槽120和每个第一沟槽106 之间。多层堆叠104的每个部分可以具有在约50nm至约500nm范围内的宽度W₃，并且具有参照图3A和图3B所述的高度H₁。而且，多层堆叠104 的每个部分由分离距离S₂分开，该距离可以在约50nm至约200nm的范围内。多层堆叠104的每个部分的纵横比(AR)是高度H₁与多层堆叠104 的该部分的最窄部件的宽度的比率，该宽度是在该处理步骤中的宽度W₃。根据一些实施例，当形成第二沟槽120时，多层堆叠104的每个部分的纵横比在约5至约15的范围内。形成纵横比小于约5的多层堆叠104的每个部分可能就不允许存储器阵列52具有足够的存储器单元密度。形成纵横比小于约15的多层堆叠104的每个部分可能致使在后续处理中多层堆叠104 的扭曲或塌陷。

在图8A和图8B中，将第二沟槽120扩展以形成第二侧壁凹槽124。具体来说，移除第二介电层104B的剩余部分以形成第二侧壁凹槽124。因此，第二侧壁凹槽124暴露第一导电功能件112A的部分(例如，种子层 112A_S)，或在不存在种子层112AS的实施例中暴露主层112A_M。第二侧壁凹槽124可通过可行的蚀刻工艺形成，诸如对第二介电层104B的材料有选择性的蚀刻工艺(例如，以比第一介电层104A的材料和衬底102的材料更快的速率选择性地蚀刻第二介电层104B的材料的工艺)。蚀刻可是任何可行的蚀刻工艺，并且在一些实施例中，可类似于参照图5A和图5B所述的用于形成第一侧壁凹槽110的蚀刻。在形成之后，第二侧壁凹槽124具有延伸超过第一介电层104A的侧壁的深度D₄。在一些实施例中，深度D₄相似于参照图5A和图5B所述的深度D₃。在另一实施例中，深度D₄不同于(大于或小于)参照图5A和图5B所述的深度D₃。

在图9A和图9B中，在第二侧壁凹槽124中形成第二导电功能件112B 以填充和/或过度填充第二沟槽120，因而完成用于替换第二介电层104B 的第二部分的工艺，该工艺导致第一导电功能件112A和第二导电功能件 112B的内部层(例如，胶层或种子层)掩埋在字线112内。第二导电部件 112B可由一种选自第一导电部件112A的同一组候选材料的材料形成，并且可使用一种选自用于形成第一导电部件112A的材料的同一组候选方法的方法形成。第一导电部件112A和第二导电部件112B可由同一种材料形成，或者可包括不同材料。在一些实施例中，尽管在其他实施例中，可省略种子层112B_S，但第二导电功能件112B中的每个均包括种子层112B_S和主层112B_M。第二导电功能件112B的种子层112B_S和主层112B_M的厚度可分别于第一导电功能件112A的种子层112A_S和主层112A_M的厚度相同。在一些实施例中，种子层112A_S和种子层112B_S由相似的材料形成，在这种情况下，种子层112A_S和种子层112B_S可在形成期间合并，从而在它们之间不存在可辨别的界面。在另一个实施例中(下面得到进一步说明)，种子层112A_S和种子层112B_S由不同的材料形成，在这种情况下，种子层 112A_S和种子层112B_S可在形成期间不合并，从而在它们之间存在可辨别的界面。

一旦已沉积了第二导电功能件112B以便填充和/或过度填充第二沟槽 120，可将第二导电功能件112B平坦化以去除第二沟槽120之外的多余材料，使得在将第二导电功能件112B平坦化之后，第二导电功能件112B可完全跨过第二沟槽120的顶部。在一个实施例中，可使用如CMP工艺等方法来将第二导电功能件112B平坦化。但是，还可采用诸如水磨工艺等任何合适的平坦化工艺。

第一导电部件112A和第二导电部件112B被统称为存储器阵列52的字线112。相邻的由第一导电部件112A和第二导电部件112B组成的对之间彼此物理接触，并且彼此电耦合。因此，每个由第一导电部件112A和第二导电部件112B组成的对用作单一字线112。

图10A至图10B示出了回蚀工艺，以去除第一导电功能件112A和第二导电功能件112B的多余部分并暴露第二介电层104B。在一个实施例中，可使用例如各向异性蚀刻工艺来执行回蚀工艺。然而，可利用任何合适的蚀刻工艺。

在一个实施例中，执行回蚀工艺，直到去除未由第一介电层104A所覆盖的第一导电功能件112A和第二导电功能件112B的材料为止。如此，第一导电功能件112A和第二导电功能件112B的剩余材料具有与第一介电层 104A的剩余部分相似的宽度(如80nm)。但是，可采用任何合适的尺寸。

另外，从图10B中可清晰看出，字线112内的第一导电功能件112A 和第二导电功能件112B可具有彼此相等的宽度，诸如，每个约为40nm。另外，种子层(例如，种子层112A_S和112B_S)可具有“H”形，并且还沿着第一导电功能件112A和第二导电功能件112B的顶部和底部具有厚度T₃，而且还具有埋在字线112内的厚度T₄，其中，种子层112A_S和112B_S合并，以便种子层112A_S和112B_S中的每个均有助于厚度。在一个实施例中，厚度T₃可在约至约之间，而厚度T₄可在约至约之间。但是，可采用任何合适的厚度。

图10C示出了另一个实施例，其中，字线112内的第一导电功能件112A 可具有与字线112内的第二导电功能件112B不同的宽度。例如，在一个实施例中，可将第二沟槽120形成为偏离第一沟槽106中的两个之间的中点 (例如，通过掩模的故意错位来形成)。如此，虽然字线112可具有总体上相同的宽度，但是第二侧壁凹槽124可具有比第一侧壁凹槽110更大的宽度，这使得字线112内的第二导电功能件112B具有比第一导电功能件 112A更大的宽度。例如，第一导电功能件112A的宽度W₄可在约和约之间，而第二导电功能件112B的宽度W₅可在约和约之间但是，可采用任何合适的宽度。

图11A至图11B示出了在第一沟槽106和第二沟槽120中形成的薄膜晶体管(TFT)膜堆叠件。具体来说，在每个第一沟槽106和每个第二沟槽120中形成两个铁电条114、一个半导体条116以及一个介电层118。在该实施例中，在第一沟槽106和第二沟槽120中没有形成其他层。在另一实施例(下面将进一步讨论)中，在第一沟槽106和第二沟槽120中形成附加层。

铁电带114是由可接受的铁电材料形成的用于存储数字值的数据存储带，诸如，氧化铪(HfZrO)；氧化铪铝(HfAlO)、氧化锆(ZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化f(HfO)；未掺杂的氧化铪 (HfO)；如此等等。铁电条114的材料可通过可行的沉积工艺形成，诸如ALD、CVD、物理气相沉积(PVD)等。

半导体条116由可接受的半导体材料形成，用于提供TFT的沟道区，诸如，氧化锌(ZnO)、铟钨氧化物(InWO)、铟镓锌氧化物(InGaZnO)、铟锌氧化物(InZnO)、氧化铟锡(ITO)、铟镓锌锡氧化物(IGZTO)、多晶硅、非晶硅等。半导体条116的材料可通过可行的沉积工艺形成，诸如ALD、CVD、PVD等。

介电层118由一种介电材料形成。可接受的介电材料包括氧化物(如氧化硅和氧化铝)、氮化物(如氮化硅)、氮化物(如氮化硅)等，或其组合物(如氮氧化硅、碳氮化硅、碳氮化硅等)。介电层118的材料可通过可行的沉积工艺形成，诸如ALD、CVD、可流动CVD(FCVD)等。

铁电条114、半导体条116，以及介电层118可通过沉积、蚀刻以及平坦化的组合形成。例如，可以共形地将铁电层沉积在多层堆叠104上以及第一沟槽106中(例如，在第一导电部件112A的侧壁上和第一介电层104A 的侧壁上)。然后，可以将半导体层共形地沉积在铁电层上。然后，可以各向异性地蚀刻半导体层，以移除半导体层的水平部分，因此暴露出铁电层。然后，可以共形地将介电层沉积在半导体层的剩余垂直部分上和铁电层的暴露部分上。然后，对各层采用平坦化工艺，以移除多层堆叠104上方的多余材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余在第一沟槽106中的铁电层的部分、半导体层的部分，以及介电层的部分分别形成铁电条114、半导体条116，以及介电层118。平坦化工艺暴露出多层堆叠104，使得在平坦化工艺之后，多层堆叠104 的顶面、铁电条114的顶面、半导体条116的顶面，以及介电层118的顶面是共面的(在工艺变动内)。

在图12A和图12B中，穿过介电层118和半导体带116形成介电插塞 132。介电塞132是隔离柱，该隔离柱将被设置在相邻的TFT之间，并将物理地和电学地使相邻的TFT分离。在所示出的实施例中，介电塞132不延伸穿过铁电条114。铁电条114的不同区域可被单独地极化，因此铁电条114可以用于存储值，即使相邻的区域没有被物理地和电学地分离。在另一实施例中，介电塞132还穿过铁电条114形成。介电插塞132还延伸穿过第一介电层104A和第二介电层104B的任何剩余部分。

作为形成介电插塞132的一个实例，介电插塞132的开口可以穿过介电层118和半导体条116形成。这些开口可通过使用可行的光刻和蚀刻技术形成。然后，一种或多种介电材料被形成在这些开口中。可行的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。介电材料可通过一种可行的沉积工艺形成，诸如ALD、CVD等。在一些实施例中，氧化硅或氮化硅被沉积在这些开口中。然后，对各层采用平坦化工艺，以移除在最顶部第一介电层104A上方的过量介电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余的介电材料在开口中形成介电塞132。

另外，图12A和图12B示出了通过介电层118形成位线134和源级线 136。位线134和源线136还延伸穿过第一介电层104A和第二介电层104B 的任何剩余部分。位线134和源极线136用作TFT的源极/漏极区。位线 134和源极线136是成对形成的导电列，每个半导体条116接触相应的位线134和相应的源极线136。每个TFT包括位线134、源极线136、字线 112，以及半导体条116和铁电条114与字线112相交的区域。每个介电塞 132被设置在一个TFT的位线134和另一个TFT的源极线136之间。换句话说，位线134和源极线136被设置在每个介电塞132的相对侧处。因此，每个介电塞132物理地和电学地使相邻的TFT分离。

作为形成位线134和源极线136的一个实例，位线134和源极线136 的开口可以穿过介电层118形成。这些开口可通过使用可行的光刻和蚀刻技术形成。具体来说，这些开口被形成在介电塞132的相对侧上。然后，一种或多种导电材料，例如粘胶层和块体导电材料被形成在这些开口中，可接受的导电材料包括金属，诸如钨、钴、铝、镍、铜、银、金、其合金、氮化钛、氮化钽、这些的组合等。导电材料可通过诸如ALD或CVD等的可行的沉积工艺、诸如电镀或化学镀等的可行的电镀工艺等形成。在一些实施例中，钨被沉积在开口中。然后，对各层采用平坦化工艺，以移除在最顶层第一介电层104A上方的过量导电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余的导电材料在开口中形成位线134和源极线136。

在图13A、13B、13C和图13D中，在中间结构上方形成互连结构140，其中，图13B示出了图13A的结构的剖视图，图13C示出了在第一金属线 164的高度处的图13A的结构的俯视图，以及图13D示出了在金属化图案 142的高度处的图13A的结构的俯视图。为了图示清楚，图13A仅示出了互连结构140的一些功能件。互连结构140可包括例如介电材料144中的金属化图案142。介电材料144可包括一个或多个介电层，诸如一层或多层低介电常数(LK)或超低介电常数(ELK)介电材料。金属化图案142 可是形成在一个或多个介电层中的金属互连(例如，金属线和通孔)。互连结构140可通过镶嵌工艺形成，诸如单一镶嵌工艺、双重镶嵌工艺等。

在示出的一个特定实施例中，互连结构140的金属化图案142包括与位线134和源级线136接触的第一通孔162(如via0)、第一金属线164 (如第一顶部金属线)、第二通孔166(如via1)以及第二金属线168(如第二顶部金属线)。这些部件中的每个均可通过以下操作而形成：将介电材料144(为清楚起见，未在图13A中单独示出)的一部分沉积、在介电材料144的该部分内形成图案、用一个或多个导电材料来填充该团，以及用介电材料144来将导电材料平坦化。然而，可使用任何合适数量的通孔和导线，并且所有这样的连接层都完全意图包括在实施例的范围内。

在一些实施例中，金属化图案142包括位线互连142B(电耦合至位线 134)和源级线互连142S(电耦合至源级线136)。相邻的位线134被连接到不同的位线互连142B，这有助于当这些相邻的位线134的公共字线112 被激活时避免相邻的位线134的短路。同样地，相邻的源极线136被连接到不同的源极线互连142S，这有助于当这些相邻的源极线136的公共字线 112被激活时避免相邻的源极线136的短路。

如图13C所示，互连结构140的金属化图案142内的第一通孔162电耦合至位线134和源级线136。在该实施例中，位线134和源极线136以交错的布局形成，其中相邻的位线134和相邻的源极线136沿第一方向D₁ (见图2B)彼此横向偏移。因此，每条字线112被横向设置在介电塞132 和位线134之间或介电塞132和源极线136之间。连接至位线134的第一通孔162和连接至源级线136的第一通孔162中的每个均沿着第二方向D₂ (见图2B)而延伸，如沿着存储器阵列52的列而延伸。连接至位线134 的第一通孔162沿着存储器阵列52的列而连接至交替的位线134。连接至源级线互连142S的第一通孔162沿着存储器阵列52的列而连接至交替的源级线136。将位线134和源级线136横向偏移消除了对沿着存储器阵列 52的列进行横向互连的需要，因而允许覆盖到位线134和源级线136的金属化图案142是直的导电段。在一个实施例中，位线134和源级线136可不以交错的布局而形成，而是在互连结构140中实现横向互连。

特别地，图13D示出了在上面的金属化图案142(例如，第二金属线 168)内的直的导电段。可以看出，由于下面的连接已经以交错的形式形成，所以位线互连142B和源级线互连142S可以直线的形式放置，而不需要横向互连。这种对准操作极大地增加了金属化层中的线密度。

图14A至图14B是根据其他一些实施例的存储器阵列52的各类视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯排布(见图2B)。图14A是存储器阵列52的立体视图，图 14B是示出与图12A中的参考截面B-B类似的截面的截面图。

在该实施例中，省略了铁电条114，并用作为数据存储条的多个电介质层150来代替该铁电条，从而允许建立或非(NOR)闪存阵列。具体来说，第一介电层150A被形成在衬底102上并与字线112的侧壁接触。第二介电层150B被形成在第一介电层150A上。第三介电层150C被形成在第二介电层150B上。第一介电层150A、第二介电层150B，以及第三介电层150C各自均由介电材料形成。可行的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。在一些实施例中，第一介电层150A和第三介电层150C由第一介电材料(例如，诸如氧化硅等的氧化物)形成，而第二介电层150B由不同的第二介电材料(例如，诸如氮化硅等的氮化物)形成。介电材料可通过一种可行的沉积工艺形成，诸如ALD、 CVD等。例如，第一介电层150A、第二介电层150B，以及第三介电层150C 可通过沉积、蚀刻，以及平坦化的组合，以一种类似于上面参照铁电条114 所述的方式形成。

图15A和图15B是一些其它实施例提供的存储器阵列52的各种视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯排布(见图2B)。图15A是存储器阵列52的立体视图，图 15B是示出与图12A中的参考截面B-B类似的截面的截面图。

在该实施例中，导电条160被形成在铁电条114和半导体条116之间。导电条160的形成有助于在半导体条116形成过程中避免或减少在铁电条 114上的层间氧化物的形成。避免或减少层间氧化物的形成可以增加存储器阵列52的使用寿命。

导电条160可由诸如钌、钨、氮化钛、氮化钽、钼等的金属形成。导电条160的导电材料可通过诸如ALD或CVD等的可行的沉积工艺、诸如电镀或化学镀等的可行的电镀工艺等形成。导电条160的厚度可以在约1nm 至约20nm的范围内。导电条160可以以一种与半导体条116相似的方式形成，并且可以在半导体条116的形成过程中形成。介电塞132可(或者可不)穿过导电条160形成。

图16A和图16B是一些其它实施例提供的存储器阵列52的各种视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯排布(见图2B)。图16A是存储器阵列52的立体视图，图 16B是示出与图12A中的参考截面B-B类似的截面的截面图。

在该实施例中，种子层112A_S和种子层112B_S由不同的材料形成，以帮助降低总电阻率。例如，种子层112A_S可由第一胶合材料(例如，氮化钛)形成，而种子层112B_S可由具有不同电阻率的第二胶合材料(例如，氮化钽)形成。如此，种子层112A_S和种子层112B_S在形成期间可不合并，使得它们彼此分离且彼此不同。

图17A和图17B是一些其它实施例提供的存储器阵列52的各种视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯排布(见图2B)。图17A是存储器阵列52的立体视图，图 17B是沿着图17A中的参考截面B-B而截取的截面图。

在该实施例中，互连结构140的金属化图案142仅包括源极线互连142S。另一互连结构170被形成在衬底102与互连结构140相对的一侧上。互连结构170可以一种与互连结构140相似的方式形成。互连结构170可包括例如介电材料174中的金属化图案172。可以穿过衬底102和铁电条114 形成导电通孔180，以将金属化图案172电耦合到位线134和/或源线136。例如，金属化图案172包括位线互连172B(其通过导电通孔180被电耦合到源极线136)。

而且，在该实施例中，位线134和源极线136以交错的布局形成，因此相邻的位线134和相邻的源极线136沿第一方向D₁(见图2B)彼此横向对齐。因此，每条字线112被横向设置在一对位线134之间或一对源极线 136之间。因为位线134和源极线136不以交错的布局形成，所以到源极线互连142S的一个子集的横向互连在互连结构140中实现，而到位线互连172B的一个子集的横向互连在互连结构170中实现。例如，源极线互连142S 是在互连结构140的中间层级处形成的直线导电段。在源极线互连142S的第一子集和源极线136的第一子集之间的横向互连146与源极线互连142S 相比，在互连结构140的更低层级处形成。在源极线互连142S的第二子集和源极线136的第二子集之间的直线互连148与源极线互连142S相比，在互连结构140的更低层级处形成。同样地，位线互连172B是在互连结构 170的中间层级处形成的直线导电段。在位线互连172B的第一子集和位线 134的第一子集之间的横向互连176与位线互连172B相比，在互连结构170 的更低层级处形成。在位线互连172B的第二子集和位线134的第二子集之间的直线互连178与位线互连172B相比，在互连结构140的更低层级处形成。

应当注意的是，在其他实施例中，互连结构140、170的布局可翻转。例如，互连结构140的金属化图案142可以包括位线互连，并且互连结构 170的金属化图案172可以包括源极线互连。

图18A至图20B是根据其他一些实施例制造存储器阵列52的中间阶段的各类视图。示出了存储器阵列52的一部分。为了清楚地说明，一些部件没有示出，诸如字线的阶梯排布(见图2B)。图18A和图19A是存储器阵列52的立体视图。图18B和图19B是沿图19A中的参考截面B-B截取的截面图。图20A和图20B是存储器阵列52一部分的俯视图。

在图18A和图18B中，获得类似于关于图13A和图13B描述的结构的结构，但是，在该处理步骤中未形成铁电条114、半导体条116和介电层118。相反，第一沟槽106(见图4A和图4B)和第二沟槽120(见图8A 和图8B)各自填充有介电层192。介电层192由一种介电材料形成。可行的介电材料包括诸如氧化硅等的氧化物；诸如氮化硅等的氮化物；诸如碳化硅等碳化物；诸如此类；或者它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。介电材料可通过一种可行的沉积工艺形成，诸如ALD、CVD 等。在一些实施例中，在第一沟槽106和第二沟槽120中沉积氧化硅。可以对各层采用平坦化工艺，以移除在最顶层第一介电层104A上方的过量介电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。例如，可在填充第一沟槽106以形成介电层192之后执行第一平坦化工艺，并且可在填充第二沟槽120以形成介电层192之后执行第二平坦化工艺。

在图19A和图19B中，形成延伸穿过介电层192的TFT膜堆叠件。 TFT薄膜堆叠各自包括铁电条114、半导体条116，以及介电层118。然后，位线134和源极线136至少穿过介电层118形成。

铁电条114、半导体条116，以及介电层118可通过沉积、蚀刻以及平坦化的组合形成。例如，可以穿过介电层192形成开口。这些开口可通过使用可行的光刻和蚀刻技术形成。铁电层可以被共形地沉积在穿过介电层 192的开口中。然后，可以将半导体层共形地沉积在铁电层上。然后，可以各向异性地蚀刻半导体层，以移除半导体层的水平部分，因此暴露出铁电层。然后，可以共形地将介电层沉积在半导体层的剩余垂直部分上和铁电层的暴露部分上。然后，对各层采用平坦化工艺，以移除在最顶层第一介电层104A上方的多余材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余在穿过介电层192的开口中的铁电层的部分、半导体层的部分，以及介电层的部分分别形成铁电条114、半导体条116，以及介电层118。平坦化工艺暴露出最上面的第一介电层104A，使得在平坦化工艺之后，最上面的第一介电层104A的顶面、铁电条114 的顶面、半导体条116的顶面，以及介电层118的顶面是共面的(在工艺变动内)。

作为形成位线134和源极线136的一个实例，位线134的开口和源极线136的开口可以穿过介电层118形成，并且可选地还穿过铁电条114和半导体条116形成。这些开口可通过使用可行的光刻和蚀刻技术形成。具体来说，这些开口被形成使得它们与介电层118的剩余部分的侧面相对。在一些实施例中，开口仅延伸穿过介电层118，以便位线134和源极线136仅延伸穿过介电118(如图19A所示)。在一些实施例中，开口还延伸穿过铁电条114和半导体条116，使得位线134和源极线136还延伸穿过电条114和半导体条116。然后，一种或多种导电材料被形成在这些开口中。可行的导电材料包括金属，诸如钨、钴、铝、镍、铜、银、金、它们的合金等。导电材料可通过诸如ALD或CVD等的可行的沉积工艺、诸如电镀或化学镀等的可行的电镀工艺等形成。在一些实施例中，钨被沉积在开口中。然后，对各层采用平坦化工艺，以移除在最顶层第一介电层104A上方的过量导电材料。平坦化工艺可是化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。剩余的导电材料在开口中形成位线134和源极线136。然后，可使用如上所述的类似技术，在位线134上方(或下方)和源极线136 上方(或下方)形成互连，使得位线134和源极线136可被分别耦合到位线互连和源极线互连。

通过利用上述工艺以形成字线112，可通过降低的摆动或甚至是塌陷的可能性来形成字线112。特别地，通过使用两个单独的蚀刻工艺并随后在蚀刻工艺之间填充沟槽，在该工艺中任何一点的其余结构的宽度应保持足够宽，以提供足够的结构支撑，从而有助于防止摆动和塌陷。另外，这种降低效果可通过低成本来实现，而且不需要额外的掩模。

根据一个实施例，一种制造半导体器件的方法，包括：在多层堆叠件中蚀刻第一沟槽，所述多层堆叠件包括交替的介电层和牺牲层；沉积第一导电材料以填充所述第一沟槽；在所述沉积第一导电材料之后，蚀刻所述多层堆叠件中的第二沟槽；沉积第二导电材料以填充所述第二沟槽；以及蚀刻所述第一导电材料和所述第二导电材料。在一个实施例中，所述沉积第一导电材料是沉积第一种子层和第一块状导电材料。在一个实施例中，所述沉积第二导电材料是沉积与所述第一种子层物理接触的第二种子层。在一个实施例中，在所述蚀刻第一导电材料和第二导电材料之后，所述第一种子层和所述第二种子层具有在两个所述介电层之间的形状，所述形状是“H”形。在一个实施例中，所述方法还包括在所述蚀刻第二沟槽之前平坦化所述第一导电材料，其中，在所述平坦化第一导电材料之后，所述第一导电材料完全跨过所述第一沟槽的顶部。在一个实施例中，在所述蚀刻第一导电材料和第二导电材料之后，所述第一导电材料具有比所述第二导电材料更大的宽度。在一个实施例中，所述方法还包括：在所述蚀刻第一导电材料和第二导电材料之后，沉积铁电材料到所述第一沟槽和所述第二沟槽中；沉积沟道材料到所述第一沟槽中；以及在所述沉积沟道材料之后，沉积介电材料到所述第一沟槽中。

根据另一个实施例中，一种制造半导体器件的方法，包括：形成第一介电材料和牺牲材料的交替堆叠件；在所述第一介电材料和牺牲材料的交替堆叠件内形成第一字线的第一部分，所述形成第一字线的第一部分包括：在所述第一介电材料和牺牲材料的交替堆叠件中蚀刻第一沟槽；通过凹陷所述牺牲材料中暴露在所述第一沟槽内的部分形成第一凹槽；以及沉积第一导电材料到所述第一凹槽中以填充所述第一沟槽；以及在所述形成第一字线的第一部分之后，在所述第一介电材料和牺牲材料的交替堆叠件内形成所述第一字线的第二部分，所述形成第一字线的第二部分包括：在所述第一介电材料和牺牲材料的交替堆叠件中蚀刻第二沟槽；通过去除所述牺牲材料的剩余部分形成第二凹槽；以及沉积第二导电材料到所述第二凹槽中以填充所述第二沟槽。在一个实施例中，所述方法还包括蚀刻所述第一导电材料和所述第二导电材料。在一个实施例中，所述方法还包括：蚀刻所述第一沟槽内的铁电材料；以及在所述第一沟槽内沉积与所述铁电材料相邻的沟道材料。在一个实施例中，所述方法还包括：蚀刻所述沟道材料；以及沉积介电材料到所述第一沟槽内以隔离所述沟道材料的第一部分和所述沟道材料的第二部分。在一个实施例中，所述沉积第一导电材料包括沉积第一种子层。在一个实施例中，所述沉积第二导电材料包括沉积与所述第一种子层物理接触的第二种子层，其中，所述第一种子层和所述第二种子层的总厚度大于与所述第一介电材料的一部分相邻的所述第一种子层的厚度。在一个实施例中，所述第一凹槽具有小于所述第二凹槽的宽度。

根据又一些实施例，一种半导体器件，包括：铁电材料，所述铁电材料远离衬底而延伸；沟道材料，所述沟道材料位于所述铁电材料的第一侧上；第一介电材料，所述第一介电材料远离所述铁电材料中与所述第一侧相反的第二侧而延伸；第二介电材料，所述第二介电材料远离所述铁电材料的所述第二侧而延伸；第一导电材料，所述第一导电材料远离所述铁电材料中位于所述第一介电材料和所述第二介电材料之间的所述第二侧而延伸，所述第一导电材料包括第一块状材料和第一种子层；以及第二导电材料，所述第二导电材料远离所述第一介电材料和所述第二介电材料之间的所述第一导电材料而延伸，所述第二导电材料包括第二块状材料和第二种子层，所述第二导电材料与所述第一种子层物理接触，所述第二导电材料具有比所述第一导电材料更宽的宽度。在一个实施例中，所述第一种子层和所述第二种子具有“H”形。在一个实施例中，所述方法还包括与所述第二导电材料物理接触的第二铁电材料。在一个实施例中，第一导电材料和第二导电材料总体地具有约80nm的宽度。在一个实施例中，所述第一导电材料和所述第二导电材料是存储器单元的字线的一部分。在一个实施例中，存储器单元是三维存储器阵列的一部分。

在一些实施例中，一种制造半导体器件的方法，所述方法包括：在多层堆叠件中蚀刻第一沟槽，所述多层堆叠件包括交替的介电层和牺牲层；沉积第一导电材料以填充所述第一沟槽；在所述沉积第一导电材料之后，在所述多层堆叠件中蚀刻第二沟槽；沉积第二导电材料以填充所述第二沟槽；以及蚀刻所述第一导电材料和所述第二导电材料。在一些实施例中，沉积第一导电材料沉积第一种子层和第一块状导电材料。在一些实施例中，沉积第二导电材料沉积与所述第一种子层物理接触的第二种子层。在一些实施例中，在所述蚀刻第一导电材料和第二导电材料之后，所述第一种子层和所述第二种子层具有在两个所述介电层之间的形状，所述形状是“H”形。在一些实施例中，还包括在所述蚀刻第二沟槽之前平坦化所述第一导电材料，其中，在所述平坦化所述第一导电材料之后，所述第一导电材料完全跨过所述第一沟槽的顶部。在一些实施例中，在所述蚀刻第一导电材料和第二导电材料之后，所述第一导电材料具有比所述第二导电材料更大的宽度。在一些实施例中，还包括：在所述蚀刻第一导电材料和第二导电材料之后，沉积铁电材料到所述第一沟槽和所述第二沟槽中；沉积沟道材料到所述第一沟槽中；以及在所述沉积沟道材料之后，沉积介电材料到所述第一沟槽中。

在一些实施例中，一种用于制造半导体器件的方法，所述方法包括：形成第一介电材料和牺牲材料的交替堆叠件；在所述第一介电材料和牺牲材料的交替堆叠件内形成第一字线的第一部分，所述形成第一字线的第一部分包括：在所述第一介电材料和牺牲材料的交替堆叠件中蚀刻第一沟槽；通过凹陷所述牺牲材料中暴露在所述第一沟槽内的部分形成第一凹槽；以及沉积第一导电材料到所述第一凹槽中以填充所述第一沟槽；以及在所述形成第一字线的第一部分之后，在所述第一介电材料和牺牲材料的交替堆叠件内形成所述第一字线的第二部分，所述形成第一字线的第二部分包括：在所述第一介电材料和牺牲材料的交替堆叠件中蚀刻第二沟槽；通过去除所述牺牲材料的剩余部分形成第二凹槽；以及沉积第二导电材料到所述第二凹槽中以填充所述第二沟槽。在一些实施例中，还包括蚀刻所述第一导电材料和所述第二导电材料。在一些实施例中，蚀刻所述第一沟槽内的铁电材料；以及在所述第一沟槽内沉积与所述铁电材料相邻的沟道材料。在一些实施例中，蚀刻所述沟道材料；以及沉积介电材料到所述第一沟槽内以隔离所述沟道材料的第一部分和所述沟道材料的第二部分。在一些实施例中，沉积第一导电材料包括沉积第一种子层。在一些实施例中，沉积第二导电材料包括沉积与所述第一种子层物理接触的第二种子层，其中，所述第一种子层和所述第二种子层的总厚度大于与所述第一介电材料的部分相邻的所述第一种子层的厚度。在一些实施例中，第一凹槽具有小于所述第二凹槽的宽度。

在一些实施例中，一种半导体器件，包括：铁电材料，所述铁电材料远离衬底而延伸；沟道材料，所述沟道材料位于所述铁电材料的第一侧上；第一介电材料，所述第一介电材料远离所述铁电材料中与所述第一侧相反的第二侧而延伸；第二介电材料，所述第二介电材料远离所述铁电材料的所述第二侧而延伸；第一导电材料，所述第一导电材料远离位于所述第一介电材料和所述第二介电材料之间的所述铁电材料的所述第二侧而延伸，所述第一导电材料包括第一块状材料和第一种子层；以及第二导电材料，所述第二导电材料远离位于所述第一介电材料和所述第二介电材料之间的所述第一导电材料而延伸，所述第二导电材料包括第二块状材料和第二种子层，所述第二种子层与所述第一种子层物理接触，所述第二导电材料具有比所述第一导电材料更大的宽度。在一些实施例中，第一种子层和所述第二种子具有“H”形。在一些实施例中，还包括与所述第二导电材料物理接触的第二铁电材料。在一些实施例中，第一导电材料和所述第二导电材料总体地具有约80nm的宽度。在一些实施例中，第一导电材料和所述第二导电材料是存储器单元的字线的部分。在一些实施例中，存储器单元是三维存储器阵列的部分。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。