具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。贯穿本文的讨论，除非另有说明，否则不同图中相同或类似的参考标号指代使用相同或类似的材料通过相同或类似的工艺形成的相同或类似的元件。

在一些实施例中，公开了用于在铁电随机存取存储器(FeRAM)器件中形成高密度存储器阵列的光刻-蚀刻-沉积-光刻-蚀刻-沉积(LEDLED)方法。LEDLED方法包括在衬底上方的层堆叠件中形成第一多个沟槽，其中层堆叠件包括第一介电材料和字线(WL)材料的交替层。然后通过在第一多个沟槽中依次形成铁电材料、沟道材料和第二介电材料来填充第一多个沟槽。在填充第一多个沟槽之后，在层堆叠件中形成第二多个沟槽，其中第二多个沟槽与第一多个沟槽交错。然后利用铁电材料、沟道材料和第二介电材料填充第二多个沟槽。下一步，在第一多个沟槽和第二多个沟槽中形成源极线(SL)和位线(BL)。与同时形成第一多个沟槽和第二多个沟槽的参考方法相比，LEDLED方法允许第一多个沟槽和第二多个沟槽彼此更靠近地形成以获得更高的集成密度，同时避免参考方法遇到的鳍结构塌陷问题。

图1示出了实施例中的具有集成存储器器件123(例如，123A和123B)的半导体器件100的截面图。在所示的实施例中，半导体器件100是具有集成在半导体制造的后段制程(BEOL)处理中的三维(3D)铁电随机存取存储器(FeRAM)器件123的鳍式场效应晶体管(FinFET)器件。为了避免混乱，存储器器件123的细节未在图1中示出，但是在下文的随后图中示出。应该指出，这里FinFET用作非限制性实例，FeRAM器件123可以在BEOL处理中与任何合适的器件集成，诸如平面器件或全环栅(GAA)器件。

如图1中所示，半导体器件100包括用于形成不同类型电路的不同区域。例如，半导体器件100可以包括用于形成逻辑电路的第一区域110，并且可以包括用于形成例如外围电路、输入/输出(I/O)电路、静电放电(ESD)电路和/或模拟电路的第二区域120。用于形成其它类型电路的其它区域也是可能的，并且完全旨在包括在本发明的范围内。

半导体器件100包括衬底101。衬底101可以是块状衬底，诸如掺杂或未掺杂的硅衬底，或者绝缘体上半导体(SOI)衬底的有源层。衬底101可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。

在半导体制造的前段制程(FEOL)处理中在衬底101中或上形成电子组件，诸如晶体管、电阻器、电容器、电感器、二极管等。在图1的实例中，形成在衬底101之上突出的半导体鳍103(也称为鳍)。在半导体鳍103之间或周围形成隔离区域105，诸如浅沟槽隔离(STI)区域。在半导体鳍103上方形成栅电极109。沿栅电极109的侧壁形成栅极间隔件111。在栅电极109的相对侧上形成源极/漏极区域107，诸如外延源极/漏极区域。在相应下面的导电部件(例如，栅电极109或源极/漏极区域107)上方形成电耦接至相应下面的导电部件的接触件113，诸如栅极接触件和源极/漏极接触件。在衬底101上方以及半导体鳍103和栅电极109周围形成一个或多个介电层117，诸如层间介电(ILD)层。也可以在一个或多个介电层117中形成其它导电部件，诸如包括导线115和通孔114的互连结构。图1中的FinFET可以通过本领域已知或使用的任何合适的方法形成，这里不再重复细节。此处为了便于讨论，衬底101、形成在衬底101中或上的电子组件(例如，FinFET)、接触件113、导电部件115/114以及一个或多个介电层117统称为衬底50。

仍然参考图1，在一个或多个介电层117上方形成可以是蚀刻停止层(ESL)的介电层119。在实施例中，介电层119由使用等离子体增强物理汽相沉积(PECVD)的氮化硅形成，但是可以可选地使用其它介电材料(诸如氮化物、碳化物、它们的组合等)以及形成介电层119的可选技术(诸如低压化学汽相沉积(LPCVD)、PVD等)。在一些实施例中，省略介电层119。下一步，在介电层119上方形成介电层121。介电层121可以是通过合适的方法(诸如PVD、CVD等)形成的任何合适的介电材料，诸如氧化硅、氮化硅等。在介电层121中形成耦接至介电层121中的导电部件(例如，通孔124和导线125)的一个或多个存储器器件123A，一个或多个存储器器件123A的每个包括多个存储器单元。下文详细讨论图1中的存储器器件123A或123B(例如，3D FeRAM器件200、200A和200B)的各个实施例。

图1还示出了形成在存储器器件123A上方的存储器器件123B的第二层。存储器器件123A和123B可以具有相同或类似的结构，并且可以统称为存储器器件123。图1的实例示出存储器器件123的两层作为非限制性实例。其它数量的存储器器件123层，诸如一层、三层或更多层，也是可能的，并且完全旨在包括在本发明的范围内。一个或多个存储器器件123层形成在半导体器件100的存储器区域130中，并且可以在半导体制造的后段制程(BEOL)处理中形成。存储器器件123可以在BEOL处理中形成在半导体器件100内的任何合适的位置处，诸如在第一区域110上方(例如，正上方)、第二区域120上方或多个区域上方。

在图1的实例中，存储器器件123占据半导体器件100的存储器区域130的一些区域但不是全部区域，因为其它部件(诸如导线125和通孔124)可以形成在存储器区域130的其它区域中，用于连接至存储器区域130上方和下方的导电部件。在一些实施例中，为了形成存储器器件123A或123B，形成掩模层，诸如图案化的光刻胶层，以覆盖存储器区域130的一些区域，而存储器器件123A或123B形成在存储器区域130的由掩模层暴露的其它区域中。在形成存储器器件123之后，然后去除掩模层。

仍然参考图1，在形成存储器区域130之后，在存储器区域130上方形成互连结构140，其包括介电层121和介电层121中的导电部件(例如，通孔124和导线125)。互连结构140可以电连接形成在衬底101中/上的电组件以形成功能电路。互连结构140也可以将存储器器件123电耦接至形成在衬底101中/上的组件，和/或将存储器器件123耦接至形成在互连结构140上方的导电焊盘以用于与外部电路或外部器件连接。互连结构的形成在本领域中是已知的，因此这里不再重复细节。

在一些实施例中，存储器器件123例如通过通孔124和导线125电耦接至形成在衬底50上的电组件(例如，晶体管)，并且在一些实施例中，由半导体器件100的功能电路控制或存取(例如，写入至其或从其读取)。此外或可选地，在一些实施例中，存储器器件123电耦接至形成在互连结构140的顶部金属层上方的导电焊盘，在这种情况下，存储器器件123可以由外部电路(例如，另一半导体器件)直接控制或存取，而不涉及半导体器件100的功能电路，虽然在图1的实例中在存储器器件123上方形成额外的金属层(例如，互连结构140)，但是存储器器件123可以形成在半导体器件100的顶部(例如，最顶部)金属层中，这些和其它变化完全旨在包括在本发明的范围内。

图2至图8、图9A、图9B、图10、图11、图12A至图12E和图13示出了实施例中的处于制造的各个阶段的三维(3D)铁电随机存取存储器(FeRAM)器件200的各个视图(例如，立体图、截面图、顶视图)。为了便于讨论，在本文的讨论中，3DFeRAM器件也可以称为3D存储器器件，或简称为存储器器件。3D存储器器件200是具有铁电材料的三维存储器器件。3D存储器器件200可以用作图1中的存储器器件123A和/或123B。应该指出，为了简单起见，图中并未示出3D存储器器件200的所有部件，并且这些图可能仅示出3D存储器器件200的部分。

现在参考图2，其示出了处于制造的早期阶段的存储器器件200的立体图。在衬底50上方形成层堆叠件202。层堆叠件202包括介电材料201和导电材料203的交替层。层堆叠件202中的介电材料201的每层也可以称为介电层201，并且层堆叠件202中的导电材料203的每层也可以称为导电层203。如下文将讨论，导电材料203用于形成3D存储器器件200的字线(WL)，并且因此，也可以称为字线材料203。

在一些实施例中，为了形成层堆叠件202，介电层201首先通过使用合适的沉积方法(诸如PVD、CVD、原子层沉积(ALD)等)在衬底50上沉积合适的介电材料(诸如氧化硅、氮化硅等)来形成。下一步，在介电层201上方形成导电层203。在一些实施例中，导电层203由导电材料形成，诸如金属或含金属的材料。用于导电层203的示例性材料包括Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。导电层203可以通过例如PVD、CVD、ALD、它们的组合等来形成。重复以上沉积工艺，直至在层堆叠件202中形成目标数量的层。在所示的实施例中，层堆叠件202的最顶层是介电层201，其可以称为层堆叠件202的最顶部介电层201T。应该指出，层堆叠件202中的层的数量可以是任何合适的数量并且不限于图2中所示的实例。

下一步，在图3中，在层堆叠件202中形成延伸穿过层堆叠件202以暴露衬底50的第一沟槽206(也可以称为开口、凹槽或狭槽)。第一沟槽206可以使用例如光刻和蚀刻技术来形成。在所示的实施例中，第一沟槽206从层堆叠件202的面向衬底50的下表面延伸至层堆叠件202的远离衬底50的上表面。在图3的实例中，第一沟槽206在层堆叠件202的相对侧壁之间连续延伸，从而使得第一沟槽206切穿层堆叠件202并且将层堆叠件202分隔成彼此分隔开(例如，间隔开)的多个切片(例如，鳍状结构)。应该指出，为了简单起见，图3仅示出了第一沟槽206中的一个。暂时参考图9B，图9B示出了与在随后处理中形成在层堆叠件202中的多个第二沟槽212交错的多个第一沟槽206，其中第一沟槽206和第二沟槽212填充有其它材料(例如，205、207、209、211、213)以形成3D存储器器件200，其细节在下文中讨论。

下一步，在图4中，沿第一沟槽206的侧壁和底部在第一沟槽206中(例如，共形)形成铁电材料205。铁电材料205也可以形成在层堆叠件202的上表面上方。下一步，在铁电材料205上方(例如，共形)形成沟道材料207。下一步，在沟道材料207上方(例如，共形)形成覆盖层209，并且在覆盖层209上方(例如，共形)形成氧化物衬垫211。

在一些实施例中，铁电材料205包括BaTiO₃、PbTiO₃、PbZrO₃、LiNbO₃、NaNbO₃、KNbO₃、KTaO₃、BiScO₃、BiFeO₃、Hf_1-xEr_xO、Hf_1-xLa_xO、Hf_1-xY_xO、Hf_1-xGd_xO、Hf_1-xAl_xO、Hf_1-xZr_xO、Hf_{1- x}Ti_xO、Hf_1-xTa_xO、AlScN等、它们的组合或它们的多层，并且可以通过合适的形成方法来形成，诸如PVD、CVD、ALD等。铁电材料205也可以称为铁电膜。

在一些实施例中，沟道材料207是半导体材料，诸如非晶硅(a-Si)、多晶硅(poly-Si)、半导体氧化物(例如，氧化铟镓锌(IGZO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟锡(ITO)或氧化铟钨(IWO))等。沟道材料207可以通过例如PVD、CVD、ALD、它们的组合等来形成。

在一些实施例中，覆盖层209由介电材料形成。覆盖层209用作沟道材料207的保护层，并且防止随后处理(例如，随后蚀刻工艺)中的污染物元素(诸如H、Cl或F)扩散至沟道材料207中。在示例性实施例中，覆盖层209由具有大于例如约7.0或甚至更高的介电常数(例如，k值)的高k介电材料形成。高k介电材料的实例包括HfO₂、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂和其它合适的材料。覆盖层209的高k介电材料可以通过原子层沉积(ALD)和/或其它合适的方法来形成。

在一些实施例中，覆盖层209(例如，介电材料)的介电常数K_cap高于铁电材料205的介电常数K_fer(例如，K_cap>K_fer)以促进铁电材料205的电极化方向的可靠切换。如下文将更详细讨论，铁电材料205的电极化方向用于存储3D存储器器件200的每个存储器单元的数字信息(例如，0或1的位)。铁电材料205的电极化方向由施加至铁电材料205的电场切换，该电场可以与横跨铁电材料205施加的电压成比例。暂时参考图12C，在3D存储器器件200的存储器单元225的操作(例如，写入操作)期间，电压V_total施加在例如字线(WL)203和相应源极线(SL)218之间。电压V_total由WL 203和SL 218之间的材料的不同层共享，诸如图12C的实例中的铁电材料205、沟道材料207和覆盖层209。换句话说，电压V_total的部分施加至WL 203和SL218之间的材料的每层(例如，205、207或209)。因为施加至材料的每层的电压与其介电常数成反比，所以选择覆盖层209的介电常数K_cap高于铁电材料205的介电常数K_fer可能是有利的，从而使得电压V_total的相当大的百分比横跨铁电材料205施加以促进铁电材料205的电极化方向的切换。出于类似的原因，在一些实施例中，沟道材料207的介电常数也选择为高于铁电材料205的介电常数K_fer。在一些实施例中，覆盖层209的介电常数K_cap选择为是铁电材料205的介电常数K_fer的两倍、五倍、十倍或更多。因此，高介电常数材料，诸如AlO_x(具有在约9和约11之间的k值)、HfO_x(具有在约25和约27之间的k值)和TaO₂(具有在约40和约80之间的k值)，可以有利地用作覆盖层209的材料，尤其是在电压V_total低的应用中。在其它实施例中，覆盖层209的介电常数K_cap可以基本上等于或小于铁电材料205的介电常数K_fer，例如，在电压V_total足够高从而使得横跨铁电材料205施加的电压高于铁电材料205的切换电压的应用中。

仍然参考图4，在一些实施例中，氧化物衬垫211包括氧化物，诸如氧化硅，并且通过合适的形成方法形成，诸如ALD等。在一些实施例中，氧化物衬垫211在随后的蚀刻工艺(见图5)中保护例如铁电材料205、沟道材料207和覆盖层209的侧壁部分。

下一步，在图5中，实施合适的蚀刻工艺，诸如各向异性蚀刻工艺，以从第一沟槽206的底部去除氧化物衬垫211的第一部分、覆盖层209的第一部分、沟道材料的第一部分207和铁电材料的第一部分205，并且因此，衬底50的上表面在第一沟槽206的底部处暴露。在所示的实施例中，由于蚀刻工艺的各向异性，设置在层堆叠件202和氧化物衬垫211的面向第一沟槽206的侧壁211S之间的氧化物衬垫211的第二部分、覆盖层209的第二部分、沟道材料207的第二部分以及铁电材料205的第二部分在各向异性蚀刻工艺之后保留。应该指出，覆盖层209的第二部分、沟道材料207的第二部分和铁电材料205的第二部分具有L形截面，并且具有设置在氧化物衬垫211的第二部分和衬底50之间的底部部分。如图5中所示，氧化物衬垫211的侧壁211S的每个与覆盖层209的第二部分、沟道材料207的第二部分以及铁电材料205的第二部分的相应侧壁垂直对准(例如，位于图5中的相同垂直平面中)。

下一步，在图6中，在第一沟槽206中形成介电材料213以填充第一沟槽206中的剩余间隔。在一些实施例中，介电材料213通过使用合适的沉积方法(诸如ALD等)沉积合适的介电材料(诸如氧化硅、氮化硅等)来形成。介电材料213可以过填充第一沟槽206并且可以形成在层堆叠件202的上表面上方。下一步，实施平坦化工艺，诸如化学机械平坦化(CMP)，以从层堆叠件202的上表面去除铁电材料205、沟道材料207、覆盖层209、氧化物衬垫211和介电材料213的过量部分。如图6中所示，在平坦化工艺之后，铁电材料205、沟道材料207和覆盖层209的剩余部分具有L形截面。

下一步，在图7中，在层堆叠件202中形成第二沟槽212。第二沟槽212类似于第一沟槽206，并且可以使用相同或类似的方法形成。为了简单起见，图7仅示出了一个第二沟槽212。图9B示出了层堆叠件202中的与第一沟槽206交错的多个第二沟槽212。如图9B中所示，第一沟槽206和第二沟槽212交替形成在层堆叠件202中。

下一步，在图8中，铁电材料205、沟道材料207、覆盖层209和氧化物衬垫211依次(例如，共形)形成在第二沟槽212中。铁电材料205、沟道材料207、覆盖层209和氧化物衬垫211的材料和形成方法可以与以上参考图4所讨论的那些相同或类似，因此不再重复细节。

下一步，在图9A中，实施合适的蚀刻工艺，诸如各向异性蚀刻工艺，以从第二沟槽212的底部去除介电材料213的部分、氧化物衬垫211的部分、覆盖层209的部分、沟道材料207的部分和铁电材料205的部分。蚀刻工艺的细节可以与以上参考图5讨论的那些相同或类似，因此不再重复细节。

下一步，介电材料213形成在第二沟槽212中并且完全填充第二沟槽212。下一步实施平坦化工艺，诸如CMP，以从层堆叠件202的上表面去除氧化物衬垫211、覆盖层209、沟道材料207和铁电材料205的过量部分。

图9B示出了图9A的3D存储器器件200沿截面A-A的截面图。应该指出，图9B示出了3D存储器器件200的比图9A大的部分，并且因此，示出了与多个第二沟槽212交错的多个第一沟槽206。图9B中的第一沟槽206和第二沟槽212填充有材料(例如，205、207、209、211和213)的各个层，用于在随后处理中形成存储器单元。第一沟槽206和第二沟槽212可以统称为沟槽206/212。

所公开的方法通过形成第一沟槽206(例如，使用光刻和蚀刻技术)、填充沟槽206(例如，通过沉积材料205/207/209/211/213的层)、形成第二沟槽212(例如，使用光刻和蚀刻技术)以及填充第二沟槽212(例如，通过沉积材料205/207/209/211/213的层)来形成图9A和图9B的结构。因此，所公开的方法也可以称为光刻-蚀刻-沉积-光刻-蚀刻-沉积(LEDLED)方法。与同时形成第一沟槽206和第二沟槽212的参考方法(例如，通过相同的蚀刻工艺)相比，所公开的LEDLED方法允许形成彼此更靠近的沟槽206/212，而不会遭受下面讨论的“鳍塌陷”问题，从而使存储器单元能够以比其它方式可实现的高的密度形成。

随着半导体制造工艺的不断进步，部件尺寸不断缩小以实现更高的集成密度。为了增加3D存储器器件200的存储器单元密度，形成具有大量层(例如，201、203)的层堆叠件202，以及在相邻沟槽206/212之间形成具有更小距离W₁的沟槽206/212可能是有利的。如果同时形成沟槽206/212，则层堆叠件202的设置在相邻沟槽206/212之间的部分(其可以称为层堆叠件202的鳍状结构)具有高高宽比H/W₁，其中H是层堆叠件202的高度。层堆叠件202的具有高高宽比的鳍状结构在随后处理期间可能塌陷，导致3D存储器器件200中的缺陷。相反，通过使用所公开的LEDLED方法，当形成第一沟槽206时鳍状结构的高宽比是H/W₂，其远低于H/W₁，因为相邻第一沟槽206之间的距离W₂大于W₁。类似地，当形成第二沟槽212时，已经填充第一沟槽206，鳍状结构(其包括填充的沟槽206)的高宽比是H/W₃，并且远低于H/W₁。因此，通过所公开的LEDLED方法，减少或避免了与高高宽比相关的鳍塌陷问题，并且改善了器件可靠性和生产良率。

下一步，在图10中，在沟槽206/212中形成垂直延伸穿过层堆叠件202的隔离区域215。隔离区域215也可以称为存储器单元隔离区域215或介电插塞215。在一些实施例中，为了形成隔离区域215，在层堆叠件202的上表面上方形成图案化掩模，其中图案化掩模层的图案(例如，开口)对应于隔离区域215的位置。下一步，使用图案化掩模层作为蚀刻掩模实施各向异性蚀刻工艺以在层堆叠件202中形成垂直延伸穿过层堆叠件202的开口。下一步，使用合适的形成方法(诸如CVD、PVD、ALD等)利用介电材料(诸如氧化硅、氮化硅等)填充层堆叠件202中的开口。下一步可以实施平坦化工艺，诸如CMP，以从层堆叠件202的上表面去除介电材料的过量部分，并且介电材料的位于开口中的剩余部分形成隔离区域215。

在图10的实例中，隔离区域215的宽度基本上与隔离区域215位于的相应沟槽206/212的宽度相同，从而使得相应沟槽206/212中的每个隔离区域215物理接触层堆叠件202的面向相应沟槽的侧壁。在其它实施例中，隔离区域215的宽度可以小于沟槽206/212的宽度，并且沟槽206/212中的每个隔离区域215在沟槽中的铁电材料205的侧壁之间连续延伸。换句话说，每个隔离区域215物理接触沟槽中的铁电材料205的相对侧壁，但是不延伸穿过铁电材料205。

下一步，在图11中，在氧化物衬垫211和介电材料213中形成(例如，通过光刻和蚀刻技术)开口216，该开口216从层堆叠件202的远离衬底50的上表面延伸至层堆叠件202的面向衬底50的下表面。在图11的实例中，开口216暴露覆盖层209的侧壁。开口216填充有导电材料(例如，217、219)以在随后处理中形成源极线(SL)218S和位线(BL)281B。在其它实施例中，开口216形成为比图11的开口216宽，并且暴露沟道材料207的侧壁(见图15)，或者暴露铁电材料205的侧壁(见图14)。

下一步，在图12A中，在开口216中(例如，共形)形成阻挡层217以内衬开口216的侧壁和底部。阻挡层217可以包括氮化钛，但是也可以使用其它合适的材料，诸如氮化钽、钛、钽等。可以实施合适的形成方法，诸如CVD、ALD等，以形成阻挡层217。下一步，实施可选的各向异性蚀刻工艺以从开口216的底部去除阻挡层217的部分，从而使得衬底50在开口216的底部处暴露。下一步，形成导电材料219，诸如Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等，以填充开口216。下一步可以实施平坦化工艺，诸如CMP，以从层堆叠件202的上表面去除阻挡层217的过量部分和导电材料219的过量部分。开口216中的阻挡层217的剩余部分和导电材料219的剩余部分形成导线218。在所示的实施例中，导线218是垂直延伸穿过层堆叠件202的金属杆或金属柱。导线218也可以称为3D存储器器件200的源极线(SL)218S或位线(BL)218B。

图12B示出了图12A的存储器器件200的顶视图。图12C、图12D和图12E分别示出了图12B的存储器器件200沿截面B-B、C-C和D-D的截面图。应该指出，为了清楚起见，图12B、图12C、图12D和图12E可以示出3D存储器器件200的比3D存储器器件200的在图12A中所示的部分大或小的部分。

如图12B的顶视图中所示，每个隔离区域215从层堆叠件202的第一侧壁(例如，层堆叠件202的最顶部介电层201T的第一侧壁)连续延伸至层堆叠件202的面向层堆叠件202的第一侧壁的第二侧壁(例如，层堆叠件202的最顶部介电层201T的第二侧壁)，其中层堆叠件202的第一侧壁和第二侧壁是层堆叠件202的由相同沟槽206/212暴露的侧壁。换句话说，沿图12B的水平方向测量的隔离区域215的宽度与层堆叠件202的由相同沟槽暴露并且面向彼此的内侧壁之间的距离相同。此外，导线218的每个从覆盖层209的第一侧壁连续延伸至覆盖层209的面向覆盖层209的第一侧壁的第二侧壁。换句话说，沿图12B的水平方向测量的导线218的宽度与覆盖层209的位于沟槽中并且面向彼此的内侧壁之间的距离相同。

在图12B中，3D存储器器件200的一些但不是全部的存储器单元225由虚线框突出显示。存储器单元225也由图12C和图12E中的虚线框突出显示。如图12A至图12E中所示，每个存储器单元225是具有嵌入式铁电膜205的晶体管。在每个存储器单元225内，导电层203(见例如图12C)用作晶体管的栅电极，导线218S和218B(见例如图12B)用作晶体管的源极/漏极区域，并且沟道材料207用作源极/漏极区域之间的沟道层。图12B中的虚线226示出了在3D存储器器件200的操作期间(例如，当电压施加在晶体管的栅极并且使得晶体管导通时)形成在沟道材料207中的沟道区域。每个存储器单元225中的铁电膜205的电极化方向指示存储在存储器单元225中的数字信息(例如，“0”或“1”)，并且确定存储器单元225的晶体管的阈值电压，更多细节在下文讨论。

在存储器器件的上下文中，每个存储器单元225中的导电层203(例如，栅电极)称为存储器单元的字线(WL)，导线218S和218B(例如，源极/漏极区域)可以称为存储器单元的源极线(SL)和位线(BL)。

如图12A中所示，存储器器件200的导电层203(例如，WL)的每个电连接沿相同水平面(例如，处于与衬底50相同垂直距离)形成的多个存储器单元。此外，如图12C中所示，每个SL或BL 218电连接多个垂直堆叠的存储器单元225。因此，所公开的3D存储器器件200在多个存储器单元225之间实现WL、BL和SL的有效共享，并且存储器单元225的3D结构允许多层存储器单元225容易地堆叠在一起以形成高密度存储器阵列。

图12C和图12E示出了铁电材料205、沟道材料207和覆盖层209在3D存储器器件200的不同位置处的截面的不同形状。例如，在图12E中，图12E示出了沿横切(例如，沿图12B中的截面D-D)介电材料213的垂直平面(垂直于衬底50的上表面)的截面，铁电材料205、沟道材料207和覆盖层209具有L形截面。在图12C中，图12C示出了沿横切(例如，沿图12B中的截面B-B)导线218的垂直平面(垂直于衬底50的上表面)的截面，铁电材料205、沟道材料207和覆盖层209具有矩形截面。

参考图12A至图12E，为了对特定存储器单元225实施写入操作，横跨铁电材料205的位于存储器单元225内的部分施加写入电压。例如，可以通过向存储器单元225的栅电极203施加第一电压以及向源极/漏极区域218S/218B施加第二电压来施加写入电压。第一电压和第二电压之间的电压差设定铁电材料205的极化方向。取决于铁电材料205的极化方向，存储器单元225的对应晶体管的阈值电压VT可以从低阈值电压VL切换至高阈值电压VH，反之亦然。晶体管的阈值电压值(VL或VH)可以用于指示存储器单元中存储的位“0”或“1”。

为了对存储器单元225实施读取操作，读取电压施加至栅电极203，该读取电压是低阈值电压VL和高阈值电压VH之间的电压。取决于铁电材料205的极化方向(或晶体管的阈值电压VT)，存储器单元225的晶体管可以导通或者可以不导通。因此，当例如在源极/漏极区域218S和218B之间施加电压时，电流可以或可以不在源极/漏极区域218S和218B之间流动。因此可以检测电流以确定存储在存储器单元中的数字位。

下一步，在图13中，在层堆叠件202上方形成接触件227以电耦接至导线218。为了形成接触件227，在层堆叠件202上方形成介电层221和223。在介电层221和223中形成开口以暴露下面的导线218。在开口中形成导电材料以形成接触件227。

在一些实施例中，介电层221由氮化硅形成，但也可以使用其它合适的介电层，诸如氮氧化硅、碳化硅。介电层221可以通过例如CVD、ALD等来形成。介电层223可以由介电材料形成，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过任何合适的方法来沉积，诸如CVD、PECVD或FCVD。介电层221和223中的开口可以通过光刻和蚀刻技术来形成。填充开口的导电材料可以是任何合适的导电材料，诸如Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。

可以实施额外的处理以完成3D存储器器件200，如技术人员容易理解的。例如，可以形成接触件以电耦接至WL203，并且可以去除层堆叠件202的部分以形成阶梯形区域以促进耦接至WL的接触件的形成。为了简单起见，这里不讨论细节。

图14示出了另一实施例中的三维(3D)铁电随机存取存储器(FeRAM)器件200A的顶视图。3D存储器器件200A类似于图12B的3D存储器器件200，并且可以通过类似的处理步骤形成，但是SL 218S和BL 218B比图12B中的那些宽并且延伸至(例如，物理接触)相应沟槽206/212中的铁电材料205的侧壁。

图15示出了又一实施例中的三维(3D)铁电随机存取存储器(FeRAM)器件200B的顶视图。3D存储器器件200B类似于图12B的3D存储器器件200，并且可以通过类似的处理步骤形成，但是图15中的SL 218S和BL218B比图12B中的那些宽并且比图14中的那些窄，并且延伸至(例如，物理接触)相应沟槽206/212中的沟道材料207的侧壁。

实施例可以实现优势。例如，所公开的LEDLED方法通过在不同的处理步骤中形成第一沟槽206和第二沟槽212，避免或减少鳍结构塌陷问题。因此，改善了器件可靠性和生产良率。

图16示出了一些实施例中的形成三维(3D)铁电随机存取存储器(FeRAM)器件的方法1000的流程图。应该理解，图16中所示的实施例方法仅仅是多种可能的实施例方法的实例。本领域的普通技术人员将意识到许多变化、替换以及改变。例如，可以添加、去除、替换、重新布置或重复如图16中所示的各个步骤。

参考图16，在框1010中，在衬底上方形成层堆叠件，其中，层堆叠件包括第一介电材料和字线(WL)材料的交替层。在框1020中，形成垂直延伸穿过层堆叠件的第一沟槽。在框1030中，填充第一沟槽，其中，填充第一沟槽包括在第一沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料。在框1040中，在填充第一沟槽之后，形成垂直延伸穿过层堆叠件的第二沟槽，第二沟槽与第一沟槽交错。在框1050中，填充第二沟槽，其中，填充第二沟槽包括在第二沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料。在框1060中，在填充第二沟槽之后，在垂直延伸穿过层堆叠件的第一沟槽和第二沟槽中形成源极线(SL)和位线(BL)。

根据实施例，形成铁电随机存取存储器(FeRAM)器件的方法包括：在衬底上方形成层堆叠件，其中，层堆叠件包括第一介电材料和字线(WL)材料的交替层；形成从层堆叠件的远离衬底的上表面至层堆叠件的面向衬底的下表面垂直延伸穿过层堆叠件的第一沟槽；利用铁电材料内衬第一沟槽的底部和侧壁；在第一沟槽中，铁电材料上方形成沟道材料；利用第二介电材料填充第一沟槽；在填充第一沟槽之后，形成垂直延伸穿过层堆叠件的第二沟槽，其中，第二沟槽与第一沟槽交错；利用铁电材料内衬第二沟槽的底部和侧壁；在第二沟槽中，在铁电材料上方形成沟道材料；利用第二介电材料填充第二沟槽；以及在填充第二沟槽之后，在第一沟槽和第二沟槽中形成源极线(SL)和位线(BL)，其中，SL和BL垂直延伸穿过层堆叠件。在实施例中，WL材料是导电材料，并且沟道材料是半导体氧化物。在实施例中，沟道材料包括氧化铟镓锌、氧化铟锌、氧化锌、氧化铟锡或氧化铟钨。在实施例中，方法还包括：在第一沟槽中形成沟道材料之后并且在填充第一沟槽之前，在第一沟槽中，在沟道材料上方形成覆盖层，其中，覆盖层是介电材料，其中，覆盖层的介电常数高于铁电材料的介电常数；以及在第二沟槽中形成沟道材料之后并且在填充第二沟槽之前，在第二沟槽中，在沟道材料上方形成覆盖层。在实施例中，覆盖层由高k介电材料形成。在实施例中，形成SL和BL包括：在第一沟槽和第二沟槽中形成开口，其中，开口垂直延伸穿过层堆叠件；沿开口的侧壁形成阻挡层；以及利用导电材料填充开口。在实施例中，SL和BL在覆盖层的面向彼此的相对侧壁之间连续延伸并且接触覆盖层的面向彼此的相对侧壁。在实施例中，SL和BL在沟道材料的面向彼此的相对侧壁之间连续延伸并且接触沟道材料的面向彼此的相对侧壁。在实施例中，SL和BL在铁电材料的面向彼此的相对侧壁之间连续延伸并且接触铁电材料的面向彼此的相对侧壁。在实施例中，方法还包括：在第一沟槽中形成覆盖层之后并且在填充第一沟槽之前，在第一沟槽中，在覆盖层上方形成氧化物衬垫。在实施例中，方法还包括：在第一沟槽中形成氧化物衬垫之后并且在填充第一沟槽之前，实施各向异性蚀刻工艺以从第一沟槽的底部去除氧化物衬垫的部分、覆盖层的部分、沟道材料的部分和铁电材料的部分。在实施例中，方法还包括：在BL和SL之间的第一沟槽中和第二沟槽中形成隔离区域，其中，隔离区域垂直延伸穿过层堆叠件，并且其中，在顶视图中，隔离区域的每个延伸穿过第一沟槽和第二沟槽的相应沟槽中的铁电材料。

根据实施例，形成铁电随机存取存储器(FeRAM)器件的方法包括：在衬底上方形成层堆叠件，其中，层堆叠件包括第一介电材料和字线(WL)材料的交替层；形成垂直延伸穿过层堆叠件的第一沟槽；填充第一沟槽，其中，填充第一沟槽包括在第一沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料；在填充第一沟槽之后，形成垂直延伸穿过层堆叠件的第二沟槽，第二沟槽与第一沟槽交错；以及填充第二沟槽，其中，填充第二沟槽包括在第二沟槽中形成铁电材料、铁电材料上方的沟道材料和沟道材料上方的第二介电材料。在实施例中，填充第一沟槽还包括：在第一沟槽中，在沟道材料和第二介电材料之间形成覆盖层，其中，覆盖层由具有比铁电材料的介电常数高的介电常数的第三介电材料形成。在实施例中，填充第一沟槽还包括：在第一沟槽中，在覆盖层和第二介电材料之间形成氧化物衬垫；以及在第一沟槽中形成第二介电材料之前，通过实施各向异性蚀刻工艺，从第一沟槽的底部去除氧化物衬垫的部分、覆盖层的部分、沟道材料的部分和铁电材料的部分。在实施例中，方法还包括；在填充第二沟槽之后，在第一沟槽和第二沟槽中形成源极线(SL)和位线(BL)，其中，SL和BL垂直延伸穿过层堆叠件，其中，形成SL和BL包括：在第一沟槽和第二沟槽中形成开口，开口垂直延伸穿过层堆叠件；利用阻挡层内衬开口的侧壁和底部；以及利用导电材料填充开口。在实施例中，方法还包括：在SL和BL之间形成隔离区域，其中，形成隔离区域包括：在第二介电材料中形成开口；以及利用第三介电材料填充开口，开口中的第三介电材料形成隔离区域，其中，隔离区域的每个从相应沟槽的第一侧壁连续延伸至相应沟槽的第二相对侧壁。

根据实施例，铁电随机存取存储器器件包括：层堆叠件，位于衬底上方，层堆叠件包括第一介电材料和字线(WL)材料的交替层；介电层，嵌入在层堆叠件中并且从层堆叠件的远离衬底的上表面延伸至层堆叠件的面向衬底的下表面；铁电膜，位于介电层和层堆叠件之间，铁电膜设置在介电层的相对侧上；沟道层，位于铁电膜和介电层之间；覆盖层，位于沟道层和介电层之间，其中，覆盖层是具有比铁电膜的第二介电常数高的第一介电常数的介电材料；以及源极线(SL)和位线(BL)，至少部分嵌入在介电层中并且延伸穿过层堆叠件。在实施例中，WL材料是导电材料，并且沟道层是半导体氧化物。在实施例中，铁电随机存取存储器器件还包括：氧化物衬垫，位于覆盖层和介电层之间，其中，铁电膜的第一部分、沟道层的第二部分和覆盖层的第三部分设置在氧化物衬垫和衬底之间，其中，氧化物衬垫的面向介电层的侧壁与铁电膜的第一部分的第一侧壁、沟道层的第二部分的第二侧壁以及覆盖层的第三部分的第三侧壁位于相同平面中。

虽然已经参考说明性实施例描述了本发明，但是该描述并不旨在解释为限制意义。参考描述，本领域技术人员将清楚说明性实施例以及本发明的其它实施例的各种修改和组合。因此，所附权利要求旨在涵盖任何这种修改或实施例。