具体实施方式

公开了下降检测系统和方法的某些实施例，该下降检测系统和方法检测微处理器中的下降并使用该检测来调节时钟速度以努力改善微处理器性能。在一个实施例中，下降检测系统包括下降检测器，下降检测器具有：参考振荡器；多个延迟线；以及检测逻辑，其被配置为基于电压调节器和延迟线的的输出来检测电压调节器中的下降。在一些实施例中，下降参考装置与下降检测器结合使用以拒绝高频噪声并跟踪供电电压的斜升和斜降，从而提供微处理器电压供应的经滤波和经缩放的版本。

简而言之，微处理器消耗的电力可能受多种因素(包括指令类型、指令的分派率、正在被操作的数据等)中的一个或多个的影响。由微处理器汲取的电流的快速改变(其可能导致电压不稳定)可能由这些因素中的任一个的突然改变而触发。例如，芯片上电路所汲取的电流的快速改变可能导致从电压调节器接收的供电电压的暂时下降(或尖峰)，而电流的减小可能被反映为供电电压的尖峰。此外，微处理器中使用的晶体管的开关速度是施加到其栅极的电压的函数。例如，晶体管开关速度通常在较低电压时降低。因此，调节器供电电压的下降可能使锁存器之间的逻辑元件减速，如果这些锁存器和馈送给它们的时钟不是事件局部的并且以全速运行，这可能引起故障。此外，电压下降可能耦接回到电压调节器的输入，这可能导致芯片上的其它电路发生故障。下降检测系统的某些实施例通过调节时钟速度直到下降减弱为止来适应这些下降事件，从而防止或减轻微处理器和/或位于微处理器内的装置的错误操作。

已经总结了本发明的下降检测系统的某些特征，现在将详细参考如附图中所示的下降检测系统的描述。虽然将结合这些附图描述下降检测系统，但是不旨在将其限制为本文所公开的一个或多个实施例。即，虽然本发明容许修改和替代形式，但是其具体实施例在附图中以示例的方式示出并且本文将详细描述为足以使本领域技术人员理解。然而，应当理解，附图及其详细描述不旨在将本发明限制为所公开的特定形式。相反，本发明将覆盖落在由所附权利要求限定的本发明的精神和范围内的所有修改、等同物和替代物。如贯穿本申请所使用的，词语“可以”是以许可的意义(即，意味着具有潜在性)而不是强制的意义(即，意味着必须)来使用的。类似地，词语“包括”意味着包括但不限于。

各种单元、模块、电路、逻辑或其它组件可以被描述为“被配置为”进行一个或多个任务。在这样的背景下，“被配置为”是结构的广泛叙述，该结构通常意味着“具有电路或其它物理结构”，该电路或其它物理结构在操作期间进行或能够进行一个或多个任务。电路可以是专用电路，或者是在编码指令的控制下操作的更通用的处理电路。即，在描述本发明的各种实现的某些方面或特征时，本文可以使用如“单元”、“模块”、“电路”、“逻辑”和“组件”的术语。本领域技术人员将理解，利用电路来实现相应的特征，无论该电路是专用电路还是在微编码指令控制下操作的更通用的电路。

此外，单元/模块/电路/逻辑/组件可以被配置为即使在该单元/模块/电路/逻辑/组件当前不在操作中时也进行任务。叙述被配置为进行一个或多个任务的单元/模块/电路/逻辑/组件明确地不旨在针对该单元/模块/电路/逻辑/组件进行功能性限定。对此，本领域技术人员将了解，电路元件的具体结构或互连将通常由设计自动化工具的编译器(诸如寄存器传送语言(RTL)编译器等)来确定。RTL编译器对非常类似于汇编语言代码的脚本进行操作，以将脚本编译成用于最终电路的布局或制造的形式。

即，使用更高级软件工具来设计集成电路(诸如本发明的集成电路等)，以对电路的期望功能操作进行建模。如众所周知的，“电子设计自动化”(或EDA)是用于设计电子系统(诸如集成电路等)的软件工具的类别。EDA工具还用于将设计功能编程到现场可编程门阵列(FPGA)中。如Verilog和甚高速集成电路硬件描述语言(VHDL)的硬件描述语言(HDL)被用于创建电路的高级表示，从该高级表示可以得到低级表示和最终的实际布线。实际上，由于现代半导体芯片可以具有数十亿个组件，因此EDA工具被认为对于它们的设计是必要的。实际上，电路设计者使用如C/C++的编程语言来指定操作功能。EDA软件工具将该指定功能转换成RTL。然后，硬件描述语言(例如Verilog)将RTL转换成离散的门网表。该网表定义由例如铸造厂生产的实际电路。实际上，这些工具因其在促进电子和数字系统的设计工艺中的作用和用途而众所周知和理解，因此本文不需要描述。

现在将注意力转向图1，图1示出示例下降检测系统10的实施例，该下降检测系统10包括耦接至电压调节器14的下降检测器12。电压调节器14包括模拟逻辑。下降检测器12包括数字逻辑。从图的顶部开始，vdd9表示电力供电电压。例如，典型的电力供电电压为1.8伏特(V)。vss9是模拟(静)接地。vdd9和vss9被接收到微处理器上。电压调节器14的输出是vdd4。Vdd4根据在标记为vref的引脚处接收到的模拟电压下降参考或drp_vref而变化。drp_vref是电压参考。在图1中标记为en的使能引脚接收使能信号drp_reg_en。如果在使能引脚处没有接收到信号，这意味着没有来自电压调节器14的输出。例如，可能存在下降无关紧要的情况，诸如微处理器以慢时钟速度但是以足够高的电压运行，其中，可以容忍宽范围的下降电压。通过不对电压调节器14的输出使能，可以节省电力。

vdd4被提供给下降检测器12。如上所述，vss9是模拟接地。如下面进一步说明的，两个供电vdd4和vss9用于下降检测器12内所设置的环形振荡器。引脚ph1接收由微处理器生成的时钟ph1，并且用于向时钟域提供合适的同步。另外两个输入引脚drp_en和drp_clr_out(清除)是分别接收drp_en和drp_clr_out的使能引脚，这是已知的数字功能。如下面进一步说明的，下降检测器12包括输出引脚drp_one、drp_two、drp_three和drp_four，这些输出引脚drp_one、drp_two、drp_three和drp_four用于提供已经在一个或多个延迟线周期上检测到下降的指示。

在一些实施例中，下降检测器12还包括下降参考装置16，下降参考装置在下文结合图3A-3C进行说明。

现在参考图2A，示出在下降检测器12中使用的示例环形振荡器18的实施例的示意性表示。环形振荡器18包括使能装置20和由延迟块22共同表示的一系列延迟反相器。使能装置20包括NAND门，该NAND门用作延迟块22的使能。使能装置20用表示用于该块的电源的4和9标记(例如，如结合图1所说明的vdd4和vss9)。使能装置20的输出是参考振荡器信号(refosc)，并且输入包括结合图1描述的下降使能(drp_en)以及延迟块的最后的延迟反相器输出(refdrp＜115>)。延迟块22具有位于其上的标记，即，下降振荡器或drposc＜115：0>，其用于表示延迟块22实际上是116个串联布置的这种块(反相器或延迟级)。值得注意的是，延迟块22的输出是参考下降，或refdrp＜115：0>。例如，延迟块的第一级或块的输出是参考下降0(refdrp_0)，第二级或块的输出是参考下降1(refdrp_1)，之后类似地是参考下降2、3、4……115。

延迟块22的输入初始包括使能装置20的输出(refosc)，之后是延迟块22的各块馈送至延迟块22的下一块(例如，说明性地示出为反馈至输入(refdrp<114：0>)的相应输出信号。例如，至延迟块22的第一块的第一输入是refosc。延迟块22的与第一块串联的第二块接收输出refdrp＜0>。延迟块22的与第二块串联的第三块接收输出refdrp＜1>，等等，直到延迟块22的最后块输出refdrp＜115>(其被反馈给使能装置20)为止，并且处理继续。为了表示该处理，延迟块22仅将输入示出为最初是refosc，之后是延迟块的各级或各块处的输出refdrp＜114：0>(例如，refdrp＜0>、refdrp＜1>、refdrp＜2>……refdrp＜115>)。换言之，图2A是表示串联布置的延迟块22的116个块及其与使能装置20的交互的简略方式。因此，环形振荡器18提供连续振荡信号，并且通过这样做，避免了启动电流浪涌(例如，因为它持续运行所以没有di/dt引起的不准确性)。

实际上，环形振荡器18从电压调节器14断电，其中，操作基于vdd4和vss9(vdd4-vss9)。环形振荡器18的周期与所提供的电压成比例。

现在参考图2B，示出在下降检测器12中使用的示例延迟线的实施例。在一个实施例中，存在四(4)个延迟线块(drp_dela-drp_deld)或24A、24B、24C和24D，但是在一些实施例中，可以使用更少或附加的延迟线块。在一个实施例中，各延迟线块24(以下作为24A、24B、24C和24D的泛称)包括串联布置的67个(例如，表示为＜66：0>)延迟块或反相器。在一些实施例中，每个延迟线块24的块或级的数量可以不同于所使用的数量，因此预期在本发明的范围内。各延迟线块24的第一级或块使用参考振荡器18的输出(refdrp)，并且这些输出以交错方式被用作各延迟线块24的初始输入，之后是各块24中的延迟线链。例如，延迟线块24A的输入之一(即，延迟线块24A的第一级)是refdrp＜4>。延迟线块24B的输入之一(即，延迟线块24B的第一级)是refdrp＜15>。延迟线块24C的输入之一(即，延迟线块24C的第一级)是refdrp＜30>。延迟线块24D的输入之一(即，延迟线块24D的第一级)是refdrp＜45>。注意，在一些实施例中可以使用用作相应延迟线块24的输入以实现交错开始的其它级。值得注意的是，在图2B中以与在图2A中用于参考振荡器18的表示类似的方式示出了延迟线块24。例如，延迟线块24A的输出是drpa＜71：5>，其表示在refdrp＜4>之后开始的67个级的相应输出。类似地，延迟线块24B、24C和24D的输出分别是drpb＜82：16>、drpc＜97：31>和drpd＜112：46>。

进一步地说明，并且以延迟线块24A作为各延迟线块24的输入和输出的代表性示例，延迟线块24A包括从参考振荡器18接收初始输入(refdrp＜4>)的第一级或块。延迟线块24A的第二级或块接收来自第一级或块的输出drpa＜5>。延迟线块24A的第三级或块接收来自第二级或块接收输出drpa<6>，等等。在图中，延迟线块24A的块之中的从一级到下一级的该输入/输出链被示意性地表示为从延迟线块24A的输出到延迟线块24A的输入的反馈。使用不同的交错开始值的类似描述适用于其它延迟线块24B、24C和24D，因此为了简洁在此省略。

与延迟线24中的各延迟线相关联的是附加电路，该附加电路用于将环形振荡器18匹配至所有级中的延迟线块24并且匹配至触发器，该触发器接收来自延迟线块中的各延迟线块的交错输出，如图2C中所示和以下所描述。例如，当环形振荡器18发送输出以启动给定延迟线24时(例如，取决于转变，为refdrp＜15>、refdrp＜30>和refdrp＜45>中的一个或多个)，匹配的负载必须在运行的延迟线24处发生。这些匹配负载被称为开始负载或Ids，并且在图2B中被表示为Idsa 26A(例如，其中三个或者＜2：0>，与级线通信drpa＜15>、drpa＜30>和drpa＜45>相对应)、Idsb 26B(其中两个＜1：0>，与级线通信drpb＜30>和drpb＜45>相对应)、以及Idsc 26C(其中之一或者Ids_c，与级线通信drpc<45>相对应)。

另外，环形振荡器18将信号传送至与各延迟线块24相对应的触发器，并且如上所述，在级refdrp＜69>、refdrp＜80>、refdrp＜95>、以及refdrp＜110>处用信号通知触发器。这些匹配负载称为结束负载或lde，并且在图2B中表示为ldeb 28A(例如，其中之一或ldeb，与(至触发器的)级线通信drpb<69>相对应)、ldec28B(其中两个，＜1：0>，与级线通信drpc<69>和drpc<80>相对应)、以及lded 28C(其中三个，＜2：0>，与级线通信drpd<69>、drpd<80>和drpd<95>相对应)。注意，环形振荡器18提供这些信号时的值在一些实施例中可以是不同的，并且这里使用的值用于说明一个示例操作。

此外，本领域的普通技术人员应当理解，图2B中可以存在附加电路来对应寄生、电容、电阻。换言之，可以使用适当电路(未示出，但所属领域的技术人员理解)来维持对称性。

现在将注意力转向图2C，图2C示出在下降检测器中使用的示例下降检测逻辑30的实施例。下降检测逻辑30包括与四个延迟线块(图2B)的输出相对应的四(4)个分支，各个分支包括用于延迟线中的各延迟线的一对触发器32、34。下降检测逻辑30还包括组合逻辑36(drplog)，该组合逻辑接收来自相应触发器34的输出以确定下降的存在以及(在多于延迟线的一个周期上)下降是否持续。在一个实施例中，触发器32(以下作为32A、32B、32C和32D的泛称)、34(以下作为34A、34B、34C和34D的泛称)包括D型触发器(例如，D触发器、差分D触发器)。参考图2C中所描绘的顶部的触发器对dff0 32A和dff4 34A，dff0 32A在d输入处接收特定级的环形振荡器输出(例如，refdrp<69>)并且在clk输入处接收来自延迟线24A的对应级输出(例如，drpa<69>)。dff0 32A还在clrb时钟输入处接收时钟drp_clr_out(也在图1中示出)。dff0 32A(从q输出)将中间输出rdrpa输出到dff4 34A的d输入。dff4 34A还在clk输入处接收时钟输入(ph1)，并且在clrb输入处接收时钟输入drp_clr_out。dff4 34A在输出qb处将sdrpab输出到组合逻辑(drplog)36的ab输入。

使用包括dff0 32A和dff4 34A的顶部d1分支作为代表性示例来说明下降检测逻辑30的操作，实际上，dff0 32A从延迟线24A接收振荡器参考(refdrp＜69>)和输出下降(drpa＜69>)，这两者来自同一级<69>。如果下降(drpa＜69>)比参考(refdrp＜69>)慢，则dff0 32A捕获该值。事实上，较慢的下降揭示了下降的存在(因此检测到)。参考下降(refdrp＜69>)应当较慢，这是因为其在较低电压下运行。换言之，下降(drpa＜69>)应当更快，这是因为其在较高(例如，满)供电电压下运行。作为说明性示例，如果微处理器在1伏下运行，并且如果期望确定电源中是否存在10％的下降(例如，到电压调节器14的vref是vdd0的90％或900毫伏(mV))，则环形振荡器18在900mV下运行。如果微处理器下降超过900mV，则dff0 32A借助到dff0 32A的d输入和clk输入的输入来检测该条件。

关于dff4 34A，如上所述，dff4 34A将ph1用于其时钟(到clrb)，该时钟用于将dff0 32A的输出同步到ph1时域(例如，微处理器的全局时域)中。

下降检测逻辑30的下一对触发器(包括dff1 32B和dff5 34B的下一分支)，dff132B在dff1 32B的d输入处接收环形振荡器的某个级输出(refdrp＜80>)，并且在clk输入处接收来自延迟线24B的相应级输出(drpb＜80>)。时钟输入是在clrb处的drp_clr_out，并且输出是来自q输出的rdrpb。换言之，除了dff1 32B开始于不同的位(例如，＜80>)之外，dff132B和dff5 34B在输入/输出布置上与dff0 32A和dff4 34A是相同的。换言之，dff1 32B在其级中相对于dff0 32A延迟，但是各自利用来自图2B的延迟线块24的相同数量的延迟线级(例如，67级)。

回顾延迟线24具有交错开始(例如，＜4>、＜15>、＜30>、和＜45>)，因此触发器32具有交错开始。具有交错开始的四个匹配的延迟线24A-24D使得能够由下降检测逻辑30每高速时钟周期进行至少一个下降评估，这允许长的延迟线。较长的延迟线24减小了硅片中观察到的可变性(例如，减小了8倍)。例如，从一个反相器到另一个反相器的可变性可能很大，但在许多串联的情况下，可变性被平均(例如，从2到64，可变性大约是延迟线周期的1/8)。此外，较长的延迟线比微处理器的时钟周期(例如，当以全速运行时)慢，因此在延迟线之间交错开始的情况下，可以在一个时钟周期(ph1)期间进行至少一个评估。

用于其它分支dff2 32C、dff6 34C，dff3 32D、dff7 34D的其它触发器对与上述触发器对的布置相同，其中交错开始为(例如，dff2 32C的refdrp＜95>、drpc＜95>，以及dff332D的refdrp＜110>、<drpd＜110)，因此可以针对这些对类似地扩展以上描述。

组合逻辑(drplog)36示出了四个可能的输出，即，drp_one、drp_two、drp_three、和drp_four。在一些实施例中，可以使用更少或更多的输出，因此预期在本发明的范围内。drplog 36基于来自触发器34的输入(例如，在输入ab、bb、cb和db处)来接收是否已经检测到下降的指示。当在多于一个延迟线周期上检测到下降时，这样的事件揭示由drplog 36输出的延长的下降事件(例如，在两个长度上延伸或drp_two，在三个长度上延伸或drp_three等)。下降事件应持续或超过相对于延迟线24的整个长度的参考的下降。注意，可能存在多个持续(后续)的下降周期。任何或所有下降事件的去断言使得微处理器能够恢复高频操作。

当下降持续太长时间时(例如，当所有四个drp_one、drp_two、drp_three和drp_four被触发时)，微处理器可以实施多个不同的补救措施之一。一个补救措施是使微处理器放慢时钟(例如，直到下降事件消退为止)。在一些实施例中，微处理器可以使得切换到具有较慢时钟周期的另一锁相环(PLL)(例如，如从下降检测逻辑30中用信号发出)。注意，用于补救措施的触发可能涉及一个、两个、三个或四个延迟线下降。在多个延迟线24上的评估还使变化最小化。图2D示出组合逻辑36的一个示例实施例，该操作是常规的并且因此为了简洁在此省略了对其的讨论。

注意，下降检测器12的某些实施例被配置为检测vss中的上升或vdd上的下降(例如，下降检测器12测量vdd-vss)，其中任一者可能引起延迟线的减速。相反，常规下降检测器假设vss是静态的并且不移动，因此仅依赖于vdd的测量。

下降检测器12的某些实施例的另一个益处在于，由于环形振荡器18连续运行(例如，与芯片异步运行)，因此不存在与下降检测器12相关联的启动电流浪涌。这与使用离开触发门的参考电压延迟线并且因此与芯片同步运行的其它下降检测器形成对比。

另外，下降检测器12的某些实施例可编程为在恒定电压电平(例如，vdd-vss)或vdd-vss的百分比上触发。该特征可以使得能够在微处理器的不同区域中使用下降检测器的不同实例，或者可以准许与电压调节器模块(VRM)一起操作，电压调节器模块基于包括一组位的电压标识定义(VID)来提供动态电压供应。例如，一旦VRM接收到标识所需供电电压的VID，VRM就用作电压调节器。电压调节器可以向微处理器提供所需的恒定电压供应。在一些应用中，VID线可以由微处理器使用以向车载电力转换器(例如，开关模式、降压转换器)指示期望电压电平，车载电力转换器进而相应地调节其输出。

在下降检测器的一些实施例中，在拒绝瞬时噪声的同时跟踪电压供应的斜坡的需要是特别有价值的，这是因为不需要再生其它参考供电电压。此外，具有选择成具有恒定电压(例如，不随电源的斜坡而改变)的能力也是有价值的，这是因为其提供设计的灵活性。图3A示出下降检测器(例如，下降检测器12)的或耦接至下降检测器(例如，下降检测器12)并且包括可编程滤波器和数字模拟转换器的示例下降参考装置38的实施例。注意，下降参考装置38可以被实现为图1中所示的下降参考装置16。通常，下降参考装置38针对多个下降检测器(例如，其位置独立于其它检测器的位置)提供单个参考。在一个实施例中，下降参考装置38包括可编程低通滤波器(LPF)40、缓冲器42、数字模拟转换器(DAC)44、之后是另一缓冲器46的串行布置。可编程LPF 40接收微处理器的供电电压(vdd_cpu)和控制信号lpfbw(低通滤波器带宽)。在一个实施例中，控制信号包括可以由多个不同源(包括扫描、熔丝、微代码、数字逻辑等)中的任何一个源控制的4位数字字段。控制信号lpfbw控制可编程LPF 40通过(或拒绝)什么频率。可编程LPF 40被配置为从Vdd_cpu中去除高频内容。

继续参考图3A，并且还参考图3B，示出的是示意性地示出可编程LPF 40的示例低通滤波器输入50(例如，以电压测量的，Y轴)对低通滤波器输出52(例如，以时间测量的，X轴)的图48。如图3B所示，不仅vdd_cpu可能具有不想要的高频噪声，而且vdd_cpu可能动态地改变。在这些改变期间，vdd_cpu斜升，或如在此示例中所揭示的斜降。可编程LPF 40跟踪vdd_cpu的斜坡并且拒绝高频噪声。LPF 40的可编程性(例如，经由控制信号lpfbw)允许调节拐角频率。

再次注意图3A，缓冲器42和46提供了将来自高阻抗器件的电压转移至低阻抗器件的具有相对微小的电流汲取的典型作用。缓冲器46用于将经缩放和滤波的vdd_cpu驱动到下降检测器12的电路的其余部分。由于缓冲器的细节包括已知技术，因此为了简洁起见，省略了对其的进一步讨论。

DAC 44被配置为提供经滤波的vdd_cpu的缩放。DAC 44接收来自可编程LPF 40的输出(经由介入缓冲器42)并且还接收控制信号(drp_vref，如结合图1所提及的)。通过电压调节器14的drp_vref等于(来自图1)vdd4。换言之，drp_vref在电压幅值上等于vdd4，其中，vdd4被生成为电压调节器14的输出(例如，消耗vdd9，例如，1.8v)。在一个实施例中，drp_vref是可以由多个不同源(包括扫描、熔丝、微代码、数字逻辑等)中的任何一个来控制的6位字段。

图3C是示出DAC 44的实施例的示意图。在一个实施例中，DAC 44被实现为具有R2R梯形配置的电阻器梯形，如行业中已知的。如图3C中所示，各个分支由在经滤波的vdd_cpu(输入)与模拟接地(例如，来自图1的vss9)之间切换的数字输入位控制。(针对各个分支的)各个逻辑门接收控制信号的给定位配置drp_vref(例如，drp_vref[0]，...drp_vref[5]，其中，电阻网络使这些位在其对输出的贡献方面被加权。输出包括vdd_cpu的经滤波、经缩放版本，其可由以下广义等式1表示：

经滤波、经缩放的vdd_cpu＝[(drp_vref[5：0])/(2^6)]×经滤波的vdd_cpu。

注意，下降参考装置38在上文中被描述为下降检测器12的电路，但是在一些实施例中，下降参考装置38可以包括下降检测器12与电压调节器14之间的介入电路。

已经描述了下降检测系统的某些实施例，应当理解的是，由下降参考装置的实施例进行的示例方法的一个实施例(表示为图4中的方法54的方法)包括：使用可编程低通滤波器对供电电压进行滤波(56)；以及由数字模拟转换器提供经滤波供电电压的缩放版本(58)。

另外，应当理解的是，由下降检测器的实施例进行的示例方法的一个实施例(表示为图5中的方法60)包括：从参考振荡器生成信号(62)；在多个延迟线上在从所述参考振荡器接收的信号中施加相位延迟(64)；以及基于接收所述电压调节器的输出和来自所述多个延迟线中的各延迟线的输出来检测所述电压调节器中的下降(66)。

流程图中的任何处理描述或框应被理解为表示代码的模块、段、逻辑或部分(其包括用于在过程中实现特定逻辑功能或步骤的一个或多个可执行指令)，并且替代实现包括在实施例的范围内，其中如本发明领域技术人员将理解的，功能可以不按所示或讨论的顺序地执行(包括基本上并发执行或以不同顺序执行)，这取决于所涉及的功能。

虽然已经在附图和前面的描述中详细示出和描述了本发明，但是这样的示出和描述应被认为是说明性的或示例性的而不是限制性的；本发明不限于所公开的实施例。本领域技术人员通过研究附图、公开内容和所附权利要求书，在实践要求保护的发明时可以理解并实现所公开的实施例的其它变化。

注意，可以使用所公开的实施例的不同组合，因此参考实施例或一个实施例并不意味着排除来自该实施例的特征与来自其它实施例的特征一起使用。在权利要求书中，词语“包括”不排除其它元件或步骤。