阅读说明：本技术 一种磁性隧道结存储阵列单元及其***电路的制备方法 (Preparation method of magnetic tunnel junction storage array unit and peripheral circuit thereof ) 是由 张云森 郭一民 陈峻 肖荣福 于 2019-04-11 设计创作，主要内容包括：本发明一种磁性隧道结存储阵列单元及其外围电路的制备方法,在存储阵列单元区域,采用在金属连线M<Sub>x</Sub>之上,依次制作磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极,磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极依次对齐；在外围电路单元区域,采用在金属连线M<Sub>x</Sub>之上,依次制作可电学导通的赝磁性隧道结底电极、可低电阻导通的赝磁性隧道结和赝磁性隧道结顶电极,并且赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极依次对齐；在存储阵列单元区域的磁性隧道结顶电极和外围电路单元区域的赝磁性隧道结顶电极之上制作一层金属连线M<Sub>x+1</Sub>以在外围电路单元区域和存储阵列单元区域分别实现从金属连线M<Sub>x</Sub>到M<Sub>x+1</Sub>之间的有效连接。(The invention relates to a magnetic tunnel junction storage array unit and a preparation method of a peripheral circuit thereof x Sequentially manufacturing a magnetic tunnel junction bottom electrode, a magnetic tunnel junction and a magnetic tunnel junction top electrode, wherein the magnetic tunnel junction bottom electrode, the magnetic tunnel junction and the magnetic tunnel junction top electrode are sequentially aligned; in the peripheral circuit unit region, the metal connection line M is adopted x Sequentially manufacturing a pseudo-magnetic tunnel junction bottom electrode capable of being electrically conducted, a pseudo-magnetic tunnel junction capable of being conducted at low resistance and a pseudo-magnetic tunnel junction top electrode, and sequentially aligning the pseudo-magnetic tunnel junction bottom electrode, the pseudo-magnetic tunnel junction and the pseudo-magnetic tunnel junction top electrode; a layer of metal connecting wire M is made on the top electrode of the magnetic tunnel junction in the memory array unit region and the pseudo-magnetic tunnel junction in the peripheral circuit unit region x+1 To form a peripheral circuit unit region and a memory array unit regionDomain-by-domain slave metal link M x To M x+1 To be operatively connected therebetween.)

一种磁性隧道结存储阵列单元及其***电路的制备方法

技术领域

本发明涉及磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域，具体来说，本发明涉及一种磁性随机存储器(MRAM)磁性隧道结(MTJ，Magnetic TunnelJunction)存储阵列单元(Memory Array Unit)及其***电路的制备方法。

背景技术

近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。

在现在的MRAM制造工艺中，通常会把磁性隧道结(MTJ)阵列单元，具体包括：底电极通孔(Bottom Electrode Via，BEV)、底电极(Bottom Electrode，BE)、磁性隧道结(MTJ)、顶电极(Top Electrode，TE)和顶电极通孔(Top Electrode Via，TEV)，放在Mx(x≥1)和Mx+2(x≥1)之间。采用这种连接方式，由于需要三次光刻工艺，势必会产生由光罩对准不是很精确而带来的一系列问题，非常不利于生产成本的降低和器件的缩微化。

发明内容

本发明针对现有技术存在的问题和不足，提供一种磁性隧道结存储阵列单元及其***电路的制备方法。

本发明是通过下述技术方案来解决上述技术问题的：

本发明提供一种磁性隧道结存储阵列单元及其***电路的制备方法，其特征在于，其包括以下步骤：

在存储阵列单元区域，采用在金属连线M_x之上，依次制作磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极，并且磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极依次对齐，x≥1；

在***电路单元区域，采用在金属连线M_x之上，依次制作可电学导通的赝磁性隧道结底电极、可低电阻导通的赝磁性隧道结和赝磁性隧道结顶电极，并且赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极依次对齐；

最后，在存储阵列单元区域的磁性隧道结顶电极和***电路单元区域的赝磁性隧道结顶电极之上制作一层金属连线M_x+1以在***电路单元区域和存储阵列单元区域分别实现从金属连线M_x到金属连线M_x+1之间的有效连接。

在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

本发明的积极进步效果在于：

由于本发明并不需要制作BEV和TEV，减少了两道光罩，这将会避免因光刻对准带来的一些列问题，降低了工艺的复杂程度，有利于生产成本的降低。

更进一步地，在***电路单元(Periphery Unit)区域，制作了可以直接导通的赝磁性隧道结(Dummy-MTJ)，这样避免了在磁性隧道结(MTJ)阵列单元制作完成之后，制作用以实现从Mx到Mx+1的通孔(VIA)，可以进一步降低生产成本。

同时，在磁性隧道结(MTJ)单元和赝磁性隧道(Dummy-MTJ)单元刻蚀之后，采用侧墙工艺增加底电极刻蚀自对准掩模的关键尺寸(Critical Dimension，CD)，以防止在磁性隧道结底电极(MTJ BE)和赝磁性隧道结底电极(Dummy-MTJ BE)刻蚀的时候，因为Cu的暴露而带来的一些问题，非常有利于磁性随机存储器(MRAM)电学，磁学和良率的提升。

附图说明

图1是根据本发明的一种磁性隧道结存储阵列单元及其***电路的制备方法，提供表面抛光的带CMOS金属连线M_x(x≥1)CMOS基底的示意图。

图2是根据本发明的一种磁性隧道结存储阵列单元及其***电路的制备方法，在***电路单元(Periphery Unit)区域，对赝磁性隧道结(Dummy-MTJ)多层膜及其底电极(BE)和顶电极(TE)沉积前，底电极沉积前金属层(BE Pre-Dep Metal Layer)表面粗糙化处理之后的示意图。

图3是根据本发明的一种磁性隧道结存储阵列单元及其***电路的制备方法，在底电极沉积前金属层(BE Pre-dep Metal)之上，沉积底电极(赝磁性隧道结底电极)膜层，磁性隧道结(赝磁性隧道结)多层膜，顶电极(赝磁性隧道结顶电极)膜层或牺牲掩模之后的示意图。

图4是根据本发明的一种磁性隧道结存储阵列单元及其***电路的制备方法，图形化定义磁性隧道结(MTJ)和赝磁性隧道结(Dummy-MTJ)，并对其顶电极(TE)、磁性隧道结(MTJ)/赝磁性隧道结(Dummy-MTJ)进行分别刻蚀，并使刻蚀停止在底电极(BE)之上之后的示意图。

图5-10是根据本发明优选实施例的较佳实施案例中一种磁性隧道结存储阵列单元及其***电路的制备方法，采用三次沉积->刻蚀侧墙工艺，制备磁性隧道结底电极(MTJBE)和赝磁性隧道结底电极(Dummy-MTJ BE)自对准掩模之后的示意图。

图11是根据本发明的一种磁性隧道结存储阵列单元及其***电路的制备方法，刻蚀底电极(BE)和底电极沉积前金属(BE Pre-dep Metal)之后的示意图。

图12是根据本发明的一种磁性隧道结存储阵列单元及其***电路的制备方法，填充电介质，并对其磨平直到顶电极之后的示意图。

图13是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其***电路的制备方法，M_x+1刻蚀和金属Cu填充之后的示意图。

附图标记说明：200-表面抛光的带金属连线M_x(x≥1)的CMOS基底，201-金属连线M_x(x≥1)层间电介质，2021-金属连线M_x(x≥1)(存储阵列单元区域)，2022-金属连线M_x(x≥1)(***电路区域)，310-底电极沉积前金属层(BE Pre-dep Metal Layer)，311-磁性隧道结底电极沉积前金属(MTJ BE Pre-dep Metal)，320-赝磁性隧道结(Dummy-MTJ)单元区域，表面粗糙区域掩模，330-赝磁性隧道结(Dummy-MTJ)单元区域，表面粗糙区域开口，340-表面粗糙的赝磁性隧道结底电极沉积前金属，410-底电极(BE)(赝磁性隧道结底电极Dummy-MTJBE)膜层，411-磁性隧道结底电极(MTJ BE)(存储阵列单元区域)，412-赝磁性隧道结底电极(Dummy-MTJ BE)(***电路单元区域)，420-磁性隧道结(MTJ)(赝磁性隧道结Dummy-MTJ)多层膜，4201-平整光滑的磁性隧道结势垒层，4202-在赝磁性隧道结(Dummy-MTJ)单元区域，表面粗糙的磁性隧道结势垒层，421-磁性隧道结单元(MTJ)(存储阵列单元区域)，422-赝磁性隧道结(Dummy-MTJ)(***电路单元区域)，430-顶电极(TE)(赝磁性隧道结顶电极Dummy-MTJ TE)膜层，431-磁性隧道结顶电极(MTJ TE)，432-赝磁性隧道结顶电极(Dummy-MTJTE)，440-牺牲掩模，441-剩余牺牲掩模(存储阵列单元区域)，442-剩余牺牲掩模(***电路单元区域)，451-第一层侧墙(存储阵列单元区域)，452-第二层侧墙(***电路单元区域)，461-第二层侧墙(存储阵列单元区域)，462-第二层侧墙(***电路单元区域)，471-第三层侧墙(存储阵列单元区域)，472-第三层侧墙(***电路单元区域)，480-磁性隧道结(MTJ)/赝磁性隧道结(Dummy-MTJ)填充电介质，510-金属连线M_x+1层间电介质，511-金属连线M_x+1(存储阵列单元区域)和512-金属连线M_x+1(***电路单元区域)。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供的一种磁性随机存储器磁性隧道结存储阵列单元及其***电路的制备方法，提供在两层Cu金属之间，即：M_x(x≥1)和M_x+1(x≥1)之间，进行磁性随机存储器存储阵列单元(Memory Array Unit)及其***电路(Periphery Unit)的制作工艺和对准方式。

在存储阵列单元(Memory Array Unit)区域，采用在金属连线M_x(x≥1)之上，依次制作磁性隧道结底电极(MTJ BE)、磁性隧道结(MTJ)和磁性隧道结顶电极(MTJ TE)，MTJBE、MTJ和MTJ TE依次对齐。

在***电路单元(Periphery Unit)区域，则采用在金属连线M_x之上，依次制作可电学导通的赝磁性隧道结底电极(Dummy-MTJ BE)、可低电阻导通的赝磁性隧道结(Dummy-MTJ)和赝磁性隧道结顶电极，并且Dummy-MTJ BE、Dummy-MTJ和Dummy-MTJ TE依次对齐。

最后，在存储阵列单元(Memory Array Unit)区域的顶电极(TE)和***电路单元(Periphery Unit)区域的赝磁性隧道结顶电极(Dummy-MTJ TE)之上制作一层金属连线M_x+1(x≥1)，在磁性随机存储器***电路单元区域和存储阵列单元区域分别实现从金属连线M_x到金属连线M_x+1之间的有效连接。

由于本发明并不需要制作BEV和TEV，减少了两道光罩，这将会避免因光刻对准带来的一些列问题，降低了工艺的复杂程度，有利于生产成本的降低。

更进一步地，在***电路单元(Periphery Unit)区域，制作了可以直接导通的赝磁性隧道结(Dummy-MTJ)，这样避免了在磁性隧道结(MTJ)阵列单元制作完成之后，制作用以实现从Mx到Mx+1的通孔(VIA)，可以进一步降低生产成本。

同时，在磁性隧道结(MTJ)单元和赝磁性隧道(Dummy-MTJ)单元刻蚀之后，采用侧墙工艺增加底电极刻蚀自对准掩模的关键尺寸(Critical Dimension，CD)，以防止在磁性隧道结底电极(MTJ BE)和赝磁性隧道结底电极(Dummy-MTJ BE)刻蚀的时候，因为Cu的暴露而带来的一些问题，非常有利于磁性随机存储器(MRAM)电学，磁学和良率的提升。

本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：

步骤一：提供表面抛光的带Cu金属连线M_x(x≥1)的CMOS基底200，如图1所示，CMOS基底的左部分区域为存储阵列单元区域，CMOS基底的右部分区域为***电路单元区域。

步骤二：在***电路单元区域(Periphery Unit)的赝磁性隧道结底电极(Dummy-MTJ BE)412下面，制作表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BE Pre-dep Metal)340，如图2所示。

具体可以分为如下步骤：

2.1：沉积一层磁性隧道结底电极沉积前金属层(MTJ BE Pre-dep Metal layer)310在底电极通孔(BEV)2201，2202之上。

其中，磁性隧道结底电极沉积前金属层(MTJ BE Pre-dep Metal Layer)310也可以叫做赝磁性隧道结底电极沉积前金属层(Dummy-MTJ BE Pre-dep Metal Layer)，其总厚度为5nm～50nm，其形成材料为Ti、TiN、W、WN、Ta、TaN、Ru或它们的任意组合。

2.2：图形化定义表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BEPre-dep Metal)340区域，如图2(a)所示。

其中，一般来说表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BE Pre-dep Metal)340所占面积要比后续的赝磁性隧道结单元422(Dummy-MTJ Unit)大。

2.3：刻蚀制作表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BE Pre-dep Metal)340，并去掉掩模320，最后采用平坦化工艺选择性的对存储阵列单元(ArrayUnit)区域的磁性隧道结底电极沉积前金属层(MTJ BE Pre-dep Metal Layer)310进行研磨，以达到制作磁性隧道结(MTJ)的要求，同时，保证在***电路单元(Periphery Unit)区域，特别是在赝磁性隧道结底电极(Dummy-MTJ BE)之下具有较低的平坦度。如图2(b)所示。

其中，刻蚀工艺采用反应离子刻蚀(Reactive Ion Etching，RIE)或离子束刻蚀(Ion Beam Etching)的方式实现。

步骤三：依次沉积磁性隧道结底电极(MTJ BE)(赝磁性隧道结底电极Dummy-MTJBE)膜层410，磁性隧道结(MTJ)(赝磁性隧道结Dummy-MTJ)多层膜420，磁性隧道结顶电极(MTJ TE)(赝磁性隧道结底电极Dummy-MTJ TE)膜层430和/或牺牲掩模层440。如图3所示。

具体地：存储阵列单元区域的磁性隧道结底电极沉积前金属层之上依次沉积磁性隧道结底电极膜层、磁性隧道结多层膜和磁性隧道结顶电极膜层，同时在***电路单元区域的磁性隧道结底电极沉积前金属层之上依次沉积赝磁性隧道结底电极膜层、赝磁性隧道结多层膜和赝磁性隧道结顶电极膜层。

或者，存储阵列单元区域的磁性隧道结底电极沉积前金属层之上依次沉积磁性隧道结底电极膜层、磁性隧道结多层膜、磁性隧道结顶电极膜层和牺牲掩模层，同时在***电路单元区域的磁性隧道结底电极沉积前金属层之上依次沉积赝磁性隧道结底电极膜层、赝磁性隧道结多层膜、赝磁性隧道结顶电极膜层和牺牲掩模层。

其中，磁性隧道结底电极(MTJ BE)(赝磁性隧道结底电极Dummy-MTJ BE)膜层410一般为Ta、TaN、Ti、TiN、W、WN、Ru或者它们的任意组合，其厚度范围为5nm～80nm，可以采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或离子束沉积(IBD)等方式实现。

磁性隧道结(MTJ)(赝磁性隧道结Dummy-MTJ)多层膜420的总厚度为8nm～40nm，可以是由参考层、势垒层和记忆层依次向上叠加的底部钉扎(Bottom Pinned)结构或者是由记忆层、势垒层和参考层依次向上叠加的顶部钉扎(Top Pinned)结构。

进一步地，垂直型(pSTT-MRAM)的参考层一般具有[Co/(Ni,Pd,Pt)]n/Co/Ru/Co/[(Ni,Pd,Pt)/Co]m/(Ta,W,Mo,Hf,CoTa,FeTa,TaCoFeB)/CoFeB(其中：n>m，m≥0)超晶格多层膜结构，通常下面需要一层种子层，例如：Ta/Pt、Ta/Ru/Pt、Ta/Ru、Pt/Ru等，其优选参考层总厚度为4～20nm。

进一步地，势垒层为非磁性金属氧化物，优选MgO，其厚度为0.5nm～3nm。

其中，在***电路单元(Periphery Unit)区域，特别是在粗糙表面之上的势垒层将会产生变形，从而破坏势垒层的结构。

进一步地，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo，Hf)/CoFeB，其优选厚度为0.8nm～2nm。

磁性隧道结顶电极(MTJ TE)(赝磁性隧道结底电极Dummy-MTJ TE)膜层430的厚度为20nm～100nm，选择Ta、TaN、Ti、TiN、W、WN或他们的任意组合等以期在卤素电浆中获得更好刻轮廓。

更进一步地，可以在顶电极膜层430沉积完成之后，再沉积一层牺牲掩模440，其材料一般为SiO₂、SiON、SiC、SiCN、SiN或它们的任意组合等。

步骤四：图形化定义磁性隧道结(MTJ)421和赝磁性隧道结(Dummy-MTJ)422，并对其顶电极(TE)431,432，磁性隧道结(MTJ)421和赝磁性隧道结(Dummy-MTJ)422进行刻蚀，并使刻蚀停止在底电极(BE)411,412之上，如图4所示。

一般采用Cl₂或CF₄为主要刻蚀气体的反应离子(RIE)刻蚀工艺对顶电极431,432进行刻蚀，并同时采用干法和/或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结(MTJ)和赝磁性隧道结(Dummy-MTJ)的顶部。

采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE,IonBeam Etching)的方法同时完成对磁性隧道结(MTJ)421和赝磁性隧道结(Dummy-MTJ)422的刻蚀，并使刻蚀停止在底电极(BE)411，412之上。

其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CH₃OH,CH₄/Ar、C₂H₅OH、CH₃OH/Ar或者CO/NH₃等作为主要刻蚀气体。

更进一步地，在刻蚀完成之后，在采用IBE工艺去除残留在磁性隧道结(MTJ)421和赝磁性隧道结(Dummy-MTJ)422周围的侧壁损伤/覆盖层。

步骤五：制作刻蚀磁性隧道结底电极(MTJ BE)411及其沉积前金属(MTJ BE Pre-dep Metal)311和赝磁性隧道结底电极(MTJ BE)412及其沉积前金属(MTJ BE Pre-depMetal)340侧墙自对准掩模，如图5～10所示。

其中，侧墙自对准掩模，可以采用n次[沉积->刻蚀]工艺实现，其中n≥1。更进一步地，择优选择n的大小，以使得包含侧墙的自对准掩模的关键尺寸(Critical Dimension)要大于M_x(x≥1)的关键尺寸(CD)。

更进一步地，沉积工艺一般选自CVD，PVD，ALD或IBD，严格控制工艺参数，以使得侧墙薄膜保型覆盖在磁性隧道结(MTJ)及其顶电极(TE)和赝磁性隧道结(Dummy-MTJ)及其顶电极(TE)的周围，磁性隧道结顶电极(MTJ TE)和赝磁性隧道结(Dummy-MTJ TE)的顶部，磁性隧道结底电极(MTJ BE)和赝磁性隧道结底电极(Dummy-MTJ BE)刻蚀前端(Etch Front)。

更进一步地，第一次沉积的材料一般选自SiN，SiC或SiCN等。

更进一步地，第2次到第n次沉积的材料一般选自SiO₂、SiON、SiN、SiC、SiCN或低介电常数(low-k)电介质等。

其中，低介电常数(Low-k)介电质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，Low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。

刻蚀工艺，一般采用RIE工艺，刻蚀气体一般为C₄F₈、C₃F₆、C₄F₆、C₂F₆、SF₆、NF₃、CF₄、CHF₃、CH₂F₂、CH₃F、O₂、N₂、NH₃、He、Ar、Co、CO₂或CH₄等。

控制工艺参数，特别控制离子轰击的射频电源的功率，以使得在在侧壁的沉积几乎没有被刻蚀，而在底电极刻蚀前端的沉积物都被刻蚀干净。

在最后一次刻蚀之后，可以选择性采用干法和/或湿法工艺除去残留物。

如图5-10，为采用3次[沉积->刻蚀]工艺流程，来制备刻蚀磁性隧道结底电极(MTJBE)411及其沉积前金属(MTJ BE Pre-dep Metal)311和赝磁性隧道结底电极(MTJ BE)412及其沉积前金属(MTJ BE Pre-dep Metal)340侧墙自对准掩模的具体流程示意图。

步骤六：以侧墙自对准掩模为硬掩模，对磁性隧道结底电极(MTJ BE)411及其沉积前金属(MTJ BE Pre-dep Metal)310和赝磁性隧道结底电极(MTJ BE)412及其沉积前金属(MTJ BE Pre-dep Metal)340进行刻蚀，如图11所示。

其中，刻蚀工艺可以既可以采用RIE工艺，也可以采用IBE工艺实现。

步骤七：沉积磁性隧道结/赝磁性隧道结填充电介质480，并采用化学机械平坦化直到磁性隧道结顶电极(MTJ-TE)/赝磁性隧道结顶电极(Dummy-MTJ TE)，如图12所示。

磁性隧道结/赝磁性隧道结填充电介质480一般材料为SiO₂、SiON或者低电介常数(low-k)电介质，一般采用CVD实现。

步骤八：沉积金属连线M_x+1层间电介质510，并制作金属连线M_x+1(521,522)如图13所示。

金属连线M_x+1层间电介质510一般为SiO₂、SiON或低电介常数(Low-K)电介质，并在选择性在沉积金属连线M_x+1层间电介质之前沉积一层刻蚀阻挡层(SiN、SiC或SiCN等)。

其中，金属连线M_x+1521,522的组成材料为金属Cu，并且添加Ti/TiN或TaN/Ta作为扩散阻挡层。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。