阅读说明：本技术 包括层叠存储单元的阻变存储器件 (Resistive memory device including stacked memory cells ) 是由 金东槿 于 2019-10-17 设计创作，主要内容包括：本申请公开一种包括层叠的存储单元的阻变存储器件,包括其中布置有存储单元的多个存储片。第一级字线至第三级字线沿存储片区域的行利用解码电路顺序地层叠在多个存储片区域上。第一级位线被插置在第一级字线和第二级字线之间。第一级位线可以沿存储片区域的列延伸。第二级位线可以被插置在第二级字线和第三级字线之间。第二级位线可以沿存储片区域的列延伸。通过所选存储片区域的解码电路来控制存储片区域之中的所选存储片区域的所选行处的第一级字线和第三级字线以及所选存储片区域的所选列处的第二级位线。通过另一存储片区域的另一解码电路来控制在所选存储片区域的所选行处的第二级字线和在所选存储片区域的所选列处的第一级位线。(A resistive memory device including stacked memory cells includes a plurality of memory slices in which the memory cells are arranged. First-level to third-level word lines are sequentially stacked on the plurality of chip regions along rows of the chip regions using a decoding circuit. The first level bit line is interposed between the first level word line and the second level word line. The first level bit lines may extend along columns of the memory slice regions. The second level bit line may be interposed between the second level word line and the third level word line. The second level bit lines may extend along columns of the memory slice regions. The first-level word line and the third-level word line at a selected row of a selected chip region among the chip regions and the second-level bit line at a selected column of the selected chip region are controlled by a decoding circuit of the selected chip region. The second level word line at a selected row of the selected chip area and the first level bit line at a selected column of the selected chip area are controlled by another decoding circuit of another chip area.)

包括层叠存储单元的阻变存储器件

相关申请的交叉引用

本申请要求于2019年4月10日在韩国知识产权局提交的申请号为10-2019-0041716的韩国申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言可以涉及非易失性存储器件，更具体地涉及包括多个层叠的存储层(deck)的阻变存储器件。

背景技术

为了提供具有高容量和低功耗的存储器件，已经研究了没有定期刷新的非易失性类型的下一代存储器件。下一代存储器件可能需要动态随机存取存储器(DRAM)的高度集成、刷新存储器的非易失性、SRAM的快速等。

作为下一代存储器件的阻变存储器件可以包括相变RAM(PCRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)、电阻式RAM(ReRAM)等。

PCRAM可以包括布置在字线和位线的重叠部分处的开关元件和储存元件。因此，PCRAM的存储单元阵列结构可以被称为交叉点阵列。

下一代存储器件还可能需要高度集成。因此，可以提出包括交替层叠的字线和位线的层叠存储单元结构。

发明内容

在本公开的示例实施例中，一种阻变存储器件可以包括其中布置有存储单元的多个存储片(tile)。第一级字线至第三级字线可以沿存储片区域的行利用解码电路顺序地层叠在多个存储片区域上。第一级位线可以***置在第一级字线和第二级字线之间。第一级位线可以沿存储片区域的列延伸。第二级位线可以***置在第二级字线和第三级字线之间。第二级位线可以沿存储片区域的列延伸。可以通过所选存储片区域的解码电路来控制存储片区域之中的所选存储片区域的所选行处的第一级字线和第三级字线以及所选存储片区域的所选列处的第二级位线。可以通过另一存储片区域的另一解码电路来控制在所选存储片区域的所选行处的第二级字线和在所选存储片区域的所选列处的第一级位线。

在本公开的示例实施例中，一种阻变存储器件可以包括多个存储片和控制块。层叠在具有控制块的每个存储片上的第一存储层可以包括顺序层叠在具有控制块的每个存储片区域上的第一级字线、第一级存储单元和第一级位线。第二存储层可以包括顺序层叠在第一存储层的第一级位线上的第二级存储单元和第二级字线。第三存储层可以包括顺序层叠在第二存储层的第二级字线上的第三级存储单元和第二级位线。第四存储层可以包括顺序层叠在第三存储层的第二级位线上的第四级存储单元和第三级字线。可以通过所选存储片区域的行开关来控制存储片区域之中的所选存储片区域的所选行处的第一级字线的和第三级字线以及与所选存储片区域相邻的第一存储片区域的所选行处的第二级字线。可以通过所选存储片区域的列开关来控制所选存储片区域的所选列处的第二级位线以及与所选存储片区域相邻的第二存储片区域处的第一级位线。

在本公开的示例实施例中，一种阻变存储器件可以包括第一存储层、第二存储层、第三存储层和第四存储层。第一存储层可以包括顺序层叠在控制块上的第一级字线、第一级存储单元和第一级位线。第二存储层可以包括顺序层叠在第一存储层的第一级位线上的第二级存储单元和第二级字线。第三存储层可以包括顺序层叠在第二存储层的第二级字线上的第三级存储单元和第二级位线。第四存储层可以包括顺序层叠在第三存储层的第二级位线上的第四级存储单元和第三级字线。第一级字线至第三级字线可以与第一级位线和第二级位线相交。第一级位线和第二级位线可以以不断开的两个存储片为单位延伸。第一级位线和第二级位线可以以交错的形状被布置为在所选存储片区域上彼此重叠。所选存储片区域中的第一级位线可以具有与所选存储片区域的列开关电连接的中心部分。所选存储片区域中的第二级位线可以具有与所选存储片区域相邻的存储片区域的列开关电连接的中心部分。

在本公开的示例实施例中，一种阻变存储系统可以包括处理器、控制器和存储器件。该存储器件可以包括其中布置有存储单元的多个存储片。第一级字线至第三级字线可以沿存储片区域的行利用解码电路顺序层叠在多个存储片区域上。第一级位线可以插置在第一级字线与第二级字线之间。第一级位线可以沿存储片区域的列延伸。第二级位线可以插置在第二级字线与第三级字线之间。第二级位线可以沿存储片区域的列延伸。可以通过所选存储片区域的解码电路来控制存储片区域之中的所选存储片区域的所选行处的第一级字线和第三级字线以及所选存储片区域的所选列处的第二级位线。可以通过另一存储片区域的另一解码电路来控制所选存储片区域的所选行处的第二级字线以及所选存储片区域的所选列处的第一级位线。

附图说明

通过结合附图进行的以下详细描述，将更清楚地理解本公开的主题的上述和其他方面、特征和优点，其中：

图1是示出根据示例实施例的半导体系统的框图；

图2是示出根据示例实施例的阻变存储器件的存储单元阵列的透视图；

图3是示出根据示例实施例的存储片的透视图；

图4是示出根据示例实施例的存储层的电路图；

图5是示出根据示例实施例的存储单元的透视图；

图6是示出根据示例实施例的控制块的平面图；

图7是示出根据示例实施例的包括多个存储片的存储阵列存储片(memoryarraytile，MAT)的平面图；

图8是沿图7中的线VIII-VIII′截取的截面图；

图9是沿图7中的线IX-IX′截取的截面图；以及

图10是示出根据示例实施例的位线的布置的截面图。

具体实施方式

将参考附图更详细地描述本发明的各种实施例。附图是各种实施例(和中间结构)的示意图示。这样，可以预期由于例如制造技术和/或公差引起的图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于在此示出的特定配置和形状，而是可以包括在不脱离所附权利要求书所限定的本发明的精神和范围的配置和形状上的偏差。

在此参考本发明的理想实施例的截面图和/或平面图示描述了本发明。然而，本发明的实施例不应被解释为限制本发明构思。尽管将示出和描述本发明的一些实施例，但是本领域普通技术人员将理解的是，在不脱离本发明的原理和精神的情况下可以对这些实施例进行改变。

尽管可以使用诸如“第一”和“第二”的术语来描述各种组件，但是这些组件一定不能被理解为限于以上术语。以上术语仅被用于区分一个组件与另一个组件。例如，在不脱离本公开的权利范围的情况下，第一组件可以被称为第二组件，并且同样，第二组件可以被称为第一组件。

将理解的是，当元件被称为“连接”或“耦接”至另一元件时，它可以直接连接或耦接到另一元件，或者也可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，不存在居间元件。

将理解的是，当元件被称为在两个元件之间时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或更多个居间元件。

在本申请中使用的术语仅用于描述特定实施例，并且无意于限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也意图包括复数形式。还将理解的是，诸如“包括”或“具有”等术语旨在指示说明书中公开的特征、数量、操作、动作、组件、部件或其组合的存在，而不旨在排除可能存在或可能添加一个或更多个其他特征、数量、操作、动作、组件、部件或其组合的可能性。

图1是示出根据示例实施例的半导体系统的框图。

参照图1，半导体系统100可以包括处理器110、控制器120和存储器件200。

处理器110可以通过总线105连接到控制器105。处理器110可以向控制器120提供存储器访问请求(读取请求、写入请求等)，其包括存储器地址和数据。处理器110可以从控制器120接收读取数据。

控制器120可以向半导体存储器件200提供诸如读取命令、写入命令等的命令CMD、地址ADD、数据DATA和控制信号CTRL，以便操作半导体器件200。

存储器件200可以包括非易失性阻变存储器件，该非易失性阻变存储器件包括可变电阻元件。可变电阻元件可以根据电流和/或电压来改变可变电阻特性以执行存储操作。例如，可变电阻元件可以包括用在RRAM、PRAM、MRAM、FRAM等中的材料，例如硫族化物化合物、过渡金属化合物、铁电体、铁磁物质等。但是，可变电阻元件不限于上述材料。特别地，可变电阻元件可以包括金属氧化物。金属氧化物可以包括：过渡金属氧化物(例如氧化镍、氧化钛、氧化铪、氧化锆、氧化钨、氧化钴等)，钙钛矿材料(例如STO(SrTiO)、PCMO(PrCaMnO)等)。

可变电阻元件可以包括相可变材料。相可变材料可以包括硫族化物材料，例如GST(Ge-Sb-Te)。通过施加热量可以将可变电阻元件稳定为结晶状态和非晶状态之中的任何一种，以表示在不同电阻状态之间的切换特性。

可变电阻元件可以包括在两个磁性层之间的隧道势垒层。磁性层可以包括NiFeCo、CoFe等。隧道势垒层可以包括Al₂O₃等。可变电阻元件可以根据磁性层的磁化方向表现出在不同电阻状态之间的切换特性。例如，当磁性层的磁化方向彼此平行时，可变电阻元件可以具有低电阻状态。相反，当磁性层的磁化方向彼此不平行时，可变电阻元件可以具有高电阻状态。在下文中，该示例实施例的存储器件200可以对应于非易失性阻变存储器件。非易失性阻变存储器件200可以包括存储单元阵列210和控制块250。

图2是示出根据示例实施例的阻变存储器件的存储单元阵列的透视图。

参照图2，阻变存储器件200的存储单元阵列210可以包括多个MAT。

每个MAT可以被划分为多个存储片T1～T4。在示例实施例中，一个MAT可以被划分为四个存储片T1至T4。存储片T1～T4中的每一个可以包括多个存储单元。

控制块250可以被提供给存储片T1～T4中的每一个。例如，控制块250可以***置在存储片T1～T4中的每一个与半导体衬底300之间。

图3是示出根据示例实施例的存储片的透视图。存储片T1～T4可以具有基本相同的配置。图3示出了存储片T1～T4之中的第一存储片T1。

参照图3，存储片T1可以被设置在半导体衬底300上，控制块250被设置在存储片T1和半导体300之间。存储片T1可以包括多个层叠的存储层D1～D4。存储层D1～D4中的每一个可以具有带有多个存储单元的二维布置。在示例实施例中，存储片T1可以包括四个层叠的存储层D1～D4。

图4是示出根据示例实施例的存储层的电路图。

参照图4，存储层D1可以包括多条字线WL0至WL3、多条位线BL0至BL3和存储单元MC。存储层D1～D4中的每一个可以具有基本相同的配置。

位线BL0～BL3可以与字线WL0～WL3相交。存储单元MC可以分别位于字线WL0～WL3和位线BL0～BL3的交叉点处。

图5是示出根据示例实施例的存储单元的透视图。

参照图5，存储单元MC可以包括位于字线WL和位线BL的交叉点上的选择器32、中间电极35和储存层38。选择器32、中间电极35和储存层38可以被顺序地层叠在字线WL和位线BL之间的交点处。

选择器32和储存层38中的至少一个可以包括硫族化物材料作为相可变材料。当储存层38包括硫族化物材料时，储存层38的硫族化物材料在室温下可以具有非易失性相变。相反，选择器32的硫族化物材料可以具有与储存层38中的硫族化物材料不同的相变特性。根据实施例，选择器32和储存层38的位置可以翻转。

选择器32可以是包括OTS材料的OTS(双向阈值开关)元件。OST材料可以包括组成了储存层38的硫族化物材料。然而，选择器32可以进一步包括诸如砷(As)的用于抑制结晶的元素。该元素可以阻止非临时核形成并阻止硫族化物材料的生长，从而抑制结晶作用。因此，当施加高于临界电压的电势时，选择器32可以被切换到导通状态。在导通状态期间可以向选择器32提供足够的电流。例如，选择器32可以包括Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te、Ge-As-Bi-Se等。字线WL可以被用作用于加热选择器32的加热电极。

储存层38(即相可变存储层)可以包括In-Sb-Te(IST)合金系中的元素。例如，相可变存储层可以包括Ge-Sb-Te(GST)合金系中的元素、In₂Sb₂Te₅、In₁Sb₂Te₄和In₁Sb₄Te₇中的至少两个。在另一实施例中，相可变存储层可以包括Ge₈Sb₅Te₈、Ge₂Sb₂Te₅、Ge₁Sb₂Te₄、Ge₁Sb₄Te₇和Ge₄Sb₄Te₇等中的至少两个。在此，使用连字符的化学成分符号可以表示特定混合物或化合物中的元素以及元素附带的所有化学计量。储存层38的硫族化物合金可以包括：Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、In-Ge-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt等。

中间电极35可以是用于将选择器32与储存层38电连接的节点。中间电极35可以被用作用于加热储存层38的加热电极。

例如，字线WL、选择器32和中间电极35可以形成存储单元MC的访问元件S。中间电极35、储存层38和位线BL可以形成存储单元MC的可变电阻R。

在示例实施例中，层叠的存储层D1～D4可以共同共享字线WL或位线BL。例如，第一存储层D1和第二存储层D2可以共同共享位线BL。第二存储层D2和第三存储层D3可以共同共享字线WL。第三存储层D3和第四存储层D4可以共同共享位线BL。

图6是示出根据示例实施例的控制块的平面图。

参照图6，如上所述，控制块250可以被布置在半导体衬底300和存储片T1之间。控制块250可以包括用于形成多个控制电路的晶体管。

例如，控制块250可以包括控制逻辑252、电压生成电路254、读取/写入电路256和解码电路260。

控制逻辑252可以基于从存储器控制器120接收的命令CMD、地址ADD和控制信号CTRL来生成用于将数据DATA写入到层叠的存储层D1～D4中的或用于读取数据DATA的控制信号。可以将控制信号提供给电压生成电路254、读取/写入电路256和解码电路260。控制逻辑252可以向读取/写入电路256提供用于操作读取/写入电路256的操作控制信号。例如，操作控制信号可以包括写入使能信号、读取使能信号、感测使能信号、放电使能信号、预充电使能信号等。控制逻辑252可以向电压生成电路254提供电压生成信号。

电压生成电路254可以生成用于在存储单元阵列210上执行写入操作、读取操作和擦除操作的电压。特别地，电压生成电路254可以生成用来驱动字线的字线驱动电压V_WL和用来驱动位线的位线驱动电压V_BL。字线驱动电压V_WL和位线驱动电压V_BL可以包括复位写入电压、设置写入电压、禁止电压、读取电压、验证电压等。

解码电路260可以包括行开关单元260a和260b以及列开关单元270a和270b。行开关单元260a和260b可以响应于行地址而在存储片T中选择所选行的字线。列开关单元270a和270b可以响应于列地址而在存储片T中选择所选列的位线。

根据其位置，行开关单元260a和260b可以被分类为第一行开关单元260a和第二行开关单元260b。因此，可以通过第一行开关单元260a和第二行开关单元260b来划分和控制字线。例如，第一行开关单元260a和第二行开关单元260b可以被布置在与存储片T的中心点c相交的对角线上。例如，当存储片T被划分为第一象限至第四象限时，第一行开关单元260a可以被定位在第一象限的外边缘部分处，而第二行开关单元260b可以被定位在第四象限的外边缘部分处，这样所有字线都可以被连接到第一行开关单元260a或第二行开关单元260b。

列开关单元270a和270b可以根据位置被分类为第一列开关单元270a和第二列开关单元270b。因此，可以通过第一列开关单元270a和第二列开关单元270b来划分和控制位线。例如，第一列开关单元270a和第二列开关单元270b可以被布置在与存储片T的中心点c相交的对角线上。例如，第一列开关单元270a可以被定位在第二象限的外边缘部分处，而第二列开关单元270b可以被定位在第三象限的外边缘部分处，这样所有位线都可以连接到第一列开关单元270a或第二列开关单元270b。

例如，当一个存储片T包括n个行时，可以将位于第一行至第n/2行的字线连接到第一行开关单元260a。在此，第一行开关单元260a可以包括布置在第一行至第n/2行(上行)中的每一个的一个边缘部分(例如，第一象限的边缘部分)处的开关晶体管(行开关晶体管)。例如，位于第一行至第n/2行的字线的一部分可以连接至位于相应行的边缘部分处的行开关晶体管。位于例如图7中的存储片T2的第一行至第n/2行处的字线的另一部分可以连接到位于另一存储片的对应行处的行开关晶体管。另一个实施例可以公开一种配置，该配置可以以第一行开关单元260a可以被布置在第二象限的边缘部分处的方式翻转。

位于第(n+1)/2行至第n行(下行)处的字线可以连接到第二行开关单元260b。这里，第二行开关单元260b可以包括行开关晶体管s，该开关晶体管s被布置在第(n+1)/2行至第n行中的每行的另一边缘部分(例如，第四象限的边缘部分)处。例如，位于第(n+1)/2行至第n行的字线的一部分可以被连接到位于对应行的边缘部分处的行开关晶体管。位于例如图7中的存储片T2的第(n+1)/2行至第n行处的字线的另一部分可以被连接到位于另一存储片的对应行处的行开关晶体管。另一个实施例可以公开一种配置，该配置以第二行开关单元260b可以被布置在第三象限的边缘部分处的方式翻转。

另外，当一个存储片T包括m个列时，位于第一列至第m/2列(左侧列)处的位线可以被连接到第一列开关单元270a。在此，第一列开关单元270a可以包括被布置在第一列至第m/2列的每个的一个边缘部分(例如，第二象限的边缘部分)处的开关晶体管(列开关晶体管)。例如，位于第一列至第m/2列处的位线的一部分可以连接至位于对应列处的列开关晶体管。位于例如图7中的存储片T3的第一列至第m/2列处的位线的另一部分可以连接到位于另一存储片的对应列处的列开关晶体管。另一个实施例可以公开一种配置，该配置以第一列开关单元270a可以被布置在第一象限的边缘部分的方式翻转。

位于第(m+1)/2列至第m列(右侧列)的位线可以连接到第二列开关单元270b。在此，第二列开关单元270b可以包括列开关晶体管，该列开关晶体管被布置在第(m+1)/2列至第m列中的每一个的另一边缘部分(例如，第三象限的边缘部分)处。例如，位于第(m+1)/2列至第m列处的位线的一部分可以连接至位于对应列的边缘部分处的列开关晶体管。位于例如图7中的存储片T3的第(m+1)/2列至第m列处的位线的另一部分可以连接至位于另一存储片的对应列处的列开关晶体管。另一个实施例可以公开一种配置，该配置以第二列开关单元270b可以被布置在第四象限的边缘部分处的方式翻转。

美国专利申请2018/0358085可以公开行开关晶体管、列开关晶体管和存储单元之间的关系，该公开的全部内容通过引用合并于此。

在另一个实施例中，通用阻变存储器件的行开关单元和列开关单元可以位于存储片T之间的区域中。例如，行开关260a和260b以及列开关270a和270b可以布置在与存储片T中的存储层重叠的部分处。因此，当在存储片T之间设置间隙时，可能不需要考虑行开关单元260a和260b以及列开关单元270a和270b的面积。因此，可以通过减小存储片T之间的间隙来扩大存储片T的面积。

另外，在示例实施例中，控制块250中的电路252、254和256可以被提供给每个存储片。可替代地，控制块250的控制逻辑252、电压生成电路254和读取/写入电路256可以被布置在存储片T1～T4中的任何一个处，以向其余的存储片提供信号/电压。

图7是示出根据示例实施例的包括多个存储片的MAT的平面图。图8是沿图7中的线VIII-VIII′截取的截面图。另外，图9是沿图7中的线IX-IX′截取的截面图。

参照图7至图9，半导体衬底300可以包括要形成至少一个MAT的区域。可以将MAT划分为可在那里形成存储单元的存储片。在示例实施例中，一个MAT可以被划分为四个存储片T1～T4。

如上所述，可以在考虑行开关单元(例如，行解码器)或列开关单元(例如，列解码器)的面积的情况下，设置常规存储片之间的间隙。

在示例实施例中，除了连接行开关单元260a、260b与字线的接触部分以及连接列开关单元270a、270b与位线的接触部分之外，行开关单元260a和260b以及列开关单元270a和270b被布置在存储片T1～T4下方。由于常规的接触部分可以具有最小特征尺寸，所以可以将存储片T1～T4之间的间隙减小到比最小特征尺寸稍大(例如，10％～20％)的尺寸。

第一行开关单元260a和第二行开关单元260b的行开关晶体管SWR以及第一列开关单元270a和第二列开关单元270b的列开关晶体管SWC可以被形成在具有存储片T1～T4的半导体衬底300上。针对每一行，行开关晶体管SWR可以被布置在存储片T1～T4上。行开关晶体管SWR可以根据行的位置而被布置在存储片的一端或另一端处。

针对每一列，列开关晶体管SWC可以被布置在存储片T1～T4上。列开关晶体管SWC可以根据列的位置而被布置在存储片的上端或下端处。

例如，行开关晶体管SWR的布置方向可以基本垂直于列开关晶体管SWC的布置方向。

众所周知，由于行开关晶体管SWR和列开关晶体管SWC可以包括结区，所以结区可以部分地扩散到存储片之间的间隙中。

在示例实施例中，辅助位线焊盘310可以被布置用于存储片T1～T4的每一列，以用于连接列开关晶体管和位线。例如，辅助位线焊盘310可以位于存储片T1～T4的每个存储片的列开关晶体管SWC之上。例如，辅助位线焊盘310可以与每个列开关晶体管SWC的漏极电连接。为了使辅助位线焊盘310与位线容易地接触，辅助位线焊盘310可以从列开关晶体管SWC的漏极延伸到在位线的延伸方向上相邻的存储片的间隙。例如，可以在具有行开关晶体管SWR和列开关晶体管SWC的半导体衬底300与辅助位线焊盘310之间插置至少一个绝缘层。

第一级字线1_WL0～1_WLn-1(图8的1_WL)可以被布置在辅助位线焊盘310上。第一级字线1_WL0～1_WLn-1(图8的1_WL)可以沿着图7中的x方向(行方向)布置在每个存储片T1～T4上。第一级字线1_WL0～1_WLn-1(图8的1_WL)和辅助位线焊盘310通过绝缘层绝缘。绝缘层可以用作平坦化层。因此，第一级字线1_WL0～1_WLn-1(图8的1_WL)可以布置在绝缘层的平坦的上表面上。第一级字线1_WL0～1_WLn-1(图8的1_WL)可以与位于图8所示的对应存储片的相同行处的行开关晶体管SWR的漏极电连接。

第一级位线1_BL0～1_BLm-1(图9的1_BL)可以被布置并层叠在第一级字线1_WL0～1_WLn-1(图8的1_WL)上。第一级位线1_BL0～1_BLm-1(图9的1_BL)可以沿着图7中的y方向(列方向)延伸通过每个存储片T1～T4，以与第一级字线1_WL0～1_WLn-1(图8的1_WL)相交。可以在第一级字线1_WL0～1_WLn-1(图8的1_WL)和第一级位线1_BL0～1_BLm-1(图9的1_BL)之间的相交部分处布置第一级存储单元1_MC。每个存储单元MC可以具有图5中的配置。因此，第一存储层DECK1可以由第一级字线1_WL0～1_WLn-1(图8的1_WL)、第一级位线1_BL0～1_BLm-1(图9的1_BL)以及第一级存储单元1_MC形成。尽管在附图中未示出，但是绝缘层可以***置在第一级字线1_WL0～1_WLn-1(图8的1_WL)和第一级位线1_BL0～1_BLm-1(图9的1_BL)之间，即，***置在第一级存储单元1_MC之间。

第二级字线2_WL0～2_WLn-1(图8的2_WL)可以被布置并层叠在第一级位线1_BL0～1_BLn-1(图9的1_BL)上。第二级字线2_WL0～2_WLn-1(图8的2_WL)可以与第一级位线1_BL0～1_BLm-1(图9的1_BL)相交。第二级存储单元2_MC可以形成在第一级位线1_BL0～1_BLm-1(图9的1_BL)和第二级字线2_WL0～2_WLn-1(图8的2_WL)之间的相交部分处。因此，第二存储层DECK2可以由第一级位线1_BL0～1_BLm-1(图9的1_BL)、第二级字线2_WL0～2_WLn-1(图8的2_WL)和第二级存储单元2_MC形成。绝缘层可以***置在第一级位线1_BL0～1_BLm-1(图9的1_BL)和第二级字线2_WL0～2_WLn-1(图8的2_WL)之间，即，***置第二级存储单元2_MC之间。

例如，第二级存储单元2_MC、第一级位线1_BL0～1_BLm-1(图9的1_BL)和第一级存储单元1_MC位于第一级字线1_WL0～1_WLn-1(图8的1_WL)和第二级字线2_WL0～2_WLn-1(图8的2_WL)之间。

第二级位线2_BL0～2_BLm-1(图9的2_BL)可以被布置并层叠在第二级字线2_WL0～2_WLn-1(图8的2_WL)上。第二级位线2_BL0～2_BLm-1(图9的2_BL)可以与第二级字线2_WL0～2_WLn-1(图8的2_WL)相交。第三级存储单元3_MC可以布置在第二级位线2_BL0～2_BLm-1(图9的2_BL)和第二级字线2_WL0～2_WLn-1(图8的2_WL)之间的相交部分处，以定义第三存储层DECK3。例如，第三存储层DECK3可以包括：第二级位线2_BL0～2_BLm-1(图9的2_BL)、第二级字线2_WL0～2_WLn-1(图8的2_WL)和第三级存储单元3_MC。绝缘层可以***置在第二级位线2_BL0～2_BLm-1(图9的2_BL)和第二级字线2_WL0～2_WLn-1(图8的2_WL)之间，即，***置在第三级存储单元的3_MC之间。第三级存储单元3_MC、第二级字线2_WL0～2_WLn-1(图8的2_WL)和第二级存储单元2_MC位于第一级位线1_BL0～1_BLm-1(图9的1_BL)和第二级位线2_BL0～2_BLm-1(图9的2_BL)之间。

第三级字线3_WL0～3_WLn-1(图8的3_WL)可以被布置并层叠在第二级位线2_BL0～2_BLm-1(图9的2_BL)上。第三级字线3_WL0～3_WLn-1(图8的3_WL)可以与第二级位线2_BL0～2_BLm-1(图9的2_BL)相交。第四级存储单元4_MC可以被布置在第二级位线2_BL0～2_BLm-1(图9的2_BL)与第三级字线3_WL0～3_WLn-1(图8的3_WL)之间的相交部分处，以定义第四存储层DECK4。第四存储层DECK 4可以包括：第三级字线3_WL0～3_WLn-1(图8的3_WL)、第二级位线2_BL0～2_BLm-1(图9的2_BL)和第四级存储单元4_MC。绝缘层可以***置在第二级位线2_BL0～2_BLm-1(图9的2_BL)和第三级字线3_WL0～3_WLn-1(图8的3_WL)之间，即，***置在第四级存储单元4_MC之间。第四级存储单元的4_MC、第二级位线2_BL0～2_BLm-1(图9的2_BL)和第三级存储单元3_MC位于第三级字线3_WL0～3_WLn-1(图8的3_WL)和第二级字线2_WL0～2_WLn-1(图8的2_WL)之间。

根据示例实施例，存储片可以包括四个存储层，即，四层的存储单元阵列。存储层通常可以共享在该对应存储层之上或之下的存储层的字线和位线。

例如，参照图8，在所选存储片T1的所选行处的第一级字线1_WL(和图9的1_WL0～1_WLn-1)的一端以及第三级字线3_WL(和图9的3_WL0～3_WLn-1)的一端可以通过接触件CT在所选行处与行开关晶体管SWR连接。第一级字线1_WL(和图9的1_WL0～1_WLn-1)的一端以及第三级字线3_WL(和图9的3_WL0～3_WLn-1)的一端可以定位为与行开关晶体管SWR相邻。

在所选存储片T1的所选行处，第二级字线2_WL可以连接到在字线的延伸方向上相邻的另一存储片T2中的对应行的行开关晶体管SWR。例如，在所选存储片T1的所选行处的第二级字线2_WL的另一端可以电连接至用于控制相邻存储片T2的所选行的行切换晶体管SWR。所选存储片T1的第二级字线2_WL的另一端可能不会电连接至所选存储片T1的行开关晶体管SWR。因此，在所选存储片T1处的第一级字线1_WL和第三级字线3_WL可以由所选存储片T1的行开关晶体管SWR来驱动。相反，所选存储片T1的第二级字线2_WL可以由与所选存储片T1相邻的另一存储片T2的行开关晶体管SWR来驱动。

所选存储片T1的行开关晶体管SWR和第一级字线1_WL可以通过至少一个接触件CT电连接。所选存储片T1的第一级字线1_WL和相邻存储片(图8中未示出)的第二级字线2_WL可以通过至少一个接触件CT电连接。相邻存储片的第二级字线2_WL和所选存储片T1的第三级字线3_WL可以通过至少一个接触件CT电连接。图8示出了位于第一级字线至第三级字线1_WL、2_WL和3_WL的端部处的接触件CT。然而，接触件CT可以位于第一级字线至第三级字线的1_WL、2_WL和3_WL的其他位置处。

例如，第一级字线至第三级字线的1_WL、2_WL和3_WL可以具有基本相同的长度以用于跨越对应的存储片。然而，在另一实施例中，为了容易地将第一级字线至第三级字线1_WL、2_WL和3_WL与行开关晶体管SWR连接，第一级字线至第三级字线1_WL、2_WL和3_WL可以具有不同的长度。例如，由于所选存储片T1的第二级字线2_WL可以与行开关晶体管SWR以及第二存储片T2的第一级字线1_WL和第三级字线3_WL连接，因此第一存储片T1的第二级字线2_WL可以朝向第二存储片T2(或相邻存储片)被抽出，从而穿透第一存储片T1和第二存储片T2之间的间隙。

参照图9，第二级位线2_BL或位于所选存储片T4的所选列的最上位线可以通过辅助位线焊盘310和接触件CT电连接到所选列处的列开关晶体管SWC。辅助位线焊盘310可以通过存储片T2和存储片T4之间的间隙将第二级位线2_BL的一端与存储片T4中的列开关晶体管SWC容易地连接。

在所选存储片T4的所选列处的第二级位线2_BL可以被电连接到与所选存储片T4相邻的存储片T2的对应列的第一级位线1_BL。与所选存储片T4相邻的存储片T2可以对应于在位线的延伸方向上相邻的存储片之中的、位于与所选存储片T4的列开关晶体管SWC相邻的存储片。因此，所选存储片T4的第一级位线1_BL可以由相邻存储片(未示出)的列开关晶体管SWC来控制，并且所选存储片T4的第二级位线2_BL可以由所选存储片T4的列开关晶体管SWC来控制。

所选存储片T4的列开关晶体管SWC和相邻存储片的第一级位线1_BL可以通过至少一个接触件CT来连接。相邻存储片的第一级位线1_BL和所选存储片T4的第二级位线2_BL可以通过至少一个接触件CT电连接。

第一级位线1_BL和第二级位线2_BL可以具有基本相同的长度以用于跨越对应的存储片。然而，在另一实施例中，为了容易地将位线与列开关晶体管SWC连接，第一级位线1_BL和第二级位线2_BL可以具有不同的长度。例如，因为第二存储片T2的第一级位线1_BL可以与第四存储片T4的列开关晶体管SWC和第四存储片T4的第二级位线2_BL连接，所以第二存储片T2的第一级位线1-BL可以朝向第四存储片T4被抽出，从而穿透第二存储片T2和第四存储片T4之间的间隙。

在下文中，可以详细示出阻变存储器件的操作。

当第二存储片T2的第一行被选择时，可以根据对应的行地址来驱动与第一行相对应的行开关晶体管SWR。因此，在第二存储片T2的第一行处的第一级字线1_WL、在第二存储片T2的第一行处的第三级字线3_WL、以及在第一存储片T1的第一行处的第二级字线2_WL可以同时被使能，它们在第一行处与行开关晶体管SWR连接。

当施加写入电压或读取电压以选择第二存储片T2的第一列的位线时，可以驱动第一列处的列开关晶体管SWC。因此，可以将写入电压或读取电压传输到在第四存储片T4的第一列处连接到列开关晶体管SWC的第二存储片T2的第二级位线2_BL、以及在第四存储片T4的第一列处连接到列开关晶体管SWC的第二存储片T2的第一级位线1_BL。

尽管同时选择了一个存储片的两条字线，但是因为一个存储片的仅一条位线可以被使能，所以一个存储片可以选择一个存储单元。

图10是示出根据示例实施例的位线的布置的截面图。该示例实施例的字线和位线的形成可以与之前示出的那些基本上相同。因此，为简洁起见，在此可以省略关于字线和位线的形成的任何进一步的图示。在此，可以示出位线的形状。

参照图10，第一级位线1_BLa以及第二级位线2_BLa和2_BLb可以被配置为跨越不断开的两个存储片。跨越两个存储片的第一级位线1_BLa以及第二级位线2_BLa和2_BLb可以仅在一个存储片中彼此重叠。第一级位线1_Bla以及第二级位线2_BLa和2_BLb以不断开的两个存储片为单位延伸。因此，第一级位线1_Bla以及第二级位线2_BLa和2_BLb以交错形状被布置为在所选存储片上彼此重叠。

例如，所选列的第一级位线1-BLa可以被布置在第四存储片T4上，并且可以被定位在不断开的第二存储片T2和第四存储片T4的第一侧部处。第四存储片T4可以在位线的延伸方向上定位成与第二存储片T2相邻。第一级位线1-BLa可以经由辅助位线焊盘310与位于第二存储片T2和第四存储片T4的中心部分处的列开关晶体管SWC(例如，第四存储片T4的列开关晶体管SWC)电连接。

第二级位线2_BLa可以被布置在不断开的第二存储片T2和在第二存储片T2外部的存储片(以下被称为第一侧存储片)上。第一侧存储片可以在位线的延伸方向上被定位成与第二存储片T2相邻。第二级位线2-BLa可以经由辅助位线焊盘310与位于第二存储片T2和第一侧存储片的中心部分处的第二存储片T2的列开关晶体管SWC电连接。

第二级位线2_BLb可以被布置在不断开的第四存储片T4和在第四存储片T4外部的存储片(以下被称为第二侧存储片)上。第二侧存储片可以在位线的延伸方向上被定位成与第四存储片T4相邻。第二级位线2_BLb可以经由辅助位线焊盘310与位于第四存储片T4和第二侧存储片的中心部分处的第四存储片T4的列开关晶体管SWC电连接。

根据示例实施例，尽管一个存储片上的第一级位线和第二级位线可以以两个存储片为单位来布置，但是因为第一级位线和第二级位线可以由不同的列开关晶体管来控制,所以一个存储片可以选择一个存储单元。

此外，行开关和列开关可以被布置在存储片中，以使得可以减小存储片之间的间隙。辅助位线焊盘可以被形成在列开关和第一级字线之间，以确保列开关和位线之间的接触裕度。

此外，每个存储层中的字线和位线可以由对应的存储片的控制块和相邻存储片的控制块独立地控制。因此，当将行地址和列地址输入到每个MAT中时，各个存储片可以选择一个存储单元。

本发明的上述实施例旨在说明而不是限制本发明。各种替代方案和等同方案都是可能的。本发明不受本文描述的实施方案的限制。本发明也不限于任何特定类型的半导体器件。其他增加、减少或修改就本公开而言是显而易见的，并且倾向于落入所附权利要求的范围内。