阅读说明：本技术 半导体器件及其形成方法 (Semiconductor device and method of forming the same ) 是由 王楠 于 2019-04-12 设计创作，主要内容包括：本发明一种半导体器件及其形成方法,包括步骤：提供衬底,所述衬底包括器件密集区和器件稀疏区,且所述衬底上形成有鳍部；在所述衬底上形成伪栅结构,所述伪栅结构横跨所述鳍部；在所述器件密集区的所述伪栅结构两侧的所述鳍部内形成第一沟槽,同时在所述器件稀疏区的所述伪栅结构两侧的所述鳍部内形成第二沟槽；在所述第一沟槽和所述第二沟槽内形成第一应力层；在所述伪栅结构的侧壁上形成牺牲侧墙；在所述第二沟槽的所述第一应力层上形成第二应力层；去除所述牺牲侧墙；利用在器件稀疏区进行二次外延生长应力层,平衡器件稀疏区和器件密集区的接触电阻,提高半导体器件性能的稳定性。(The invention relates to a semiconductor device and a forming method thereof, comprising the following steps: providing a substrate, wherein the substrate comprises a device dense area and a device sparse area, and a fin part is formed on the substrate; forming a pseudo-gate structure on the substrate, wherein the pseudo-gate structure crosses the fin part; forming first grooves in the fin parts on two sides of the pseudo gate structure in the device dense region, and forming second grooves in the fin parts on two sides of the pseudo gate structure in the device sparse region; forming a first stress layer in the first groove and the second groove; forming a sacrificial side wall on the side wall of the pseudo gate structure; forming a second stress layer on the first stress layer of the second trench; removing the sacrificial side wall; and a stress layer is epitaxially grown in the sparse region of the device for the second time, so that the contact resistance of the sparse region and the dense region of the device is balanced, and the performance stability of the semiconductor device is improved.)

半导体器件及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件的尺寸缩小，器件密度的提高，所形成的鳍式场效应晶体管的性能不稳定。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，使得形成的半导体器件的性能稳定。

为解决上述问题，本发明提供半导体器件的形成方法，包括步骤：提供衬底，所述衬底包括器件密集区和器件稀疏区，且所述衬底上形成有鳍部；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；在所述器件密集区的所述伪栅结构两侧的所述鳍部内形成第一沟槽，同时在所述器件稀疏区的所述伪栅结构两侧的所述鳍部内形成第二沟槽；在所述第一沟槽和所述第二沟槽内形成第一应力层；在所述伪栅结构的侧壁上形成牺牲侧墙；在所述第二沟槽的所述第一应力层上形成第二应力层；去除所述牺牲侧墙。

可选的，在所述器件密集区，所述牺牲侧墙覆盖所述第一沟槽内的所述第一应力层。

可选的，所述牺牲侧墙的材料包括氮化硅、氧化硅、碳化硅、碳氮化硅、有机物或者金属中的一种或者多种。

可选的，形成所述第二应力层采用的方法为外延生长法，在形成所述第二应力层的外延生长法中，工艺温度为500～800℃、反应室压强为1～100托、反应气体为硅烷。

利用上述方法形成的一种半导体器件，包括：衬底，所述衬底包括器件密集区和器件稀疏区；鳍部，位于所述衬底上；伪栅结构，位于所述衬底上，横跨所述鳍部；第一沟槽，位于所述器件密集区的所述伪栅结构两侧的所述鳍部内；第二沟槽，位于所述器件稀疏区的所述伪栅结构两侧的所述鳍部内；第一应力层，位于所述第一沟槽和所述第二沟槽内；第二应力层，位于所述第二沟槽内的所述第一应力层上。

本发明还提供另一种半导体器件的形成方法，包括步骤：提供衬底，所述衬底包括器件密集区和器件稀疏区，且所述衬底上形成有鳍部；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；在所述器件密集区的所述伪栅结构两侧的所述鳍部内形成第一沟槽，同时在所述器件稀疏区的所述伪栅结构两侧的所述鳍部内形成第二沟槽；在所述器件密集区的所述伪栅结构的侧壁上形成牺牲侧墙；在所述第二沟槽内形成第二应力层；去除所述牺牲侧墙；在所述第一沟槽内、所述第二应力层上形成第一应力层。

可选的，在所述器件密集区，所述牺牲侧墙覆盖所述第一沟槽。

可选的，所述半导体器件为POMS器件，形成所述第二应力层采用的方法为外延生长法，在形成所述第二应力层的外延生长法中，工艺温度为500～800℃、反应室压强为1～100托、反应气体包括硅烷和锗化氢气体。

可选的，所述半导体器件为NOMS器件，形成所述第二应力层采用的方法为外延生长法，在形成所述第二应力层的外延生长法中，工艺温度为500～800℃、反应室压强为1～100托、反应气体包括硅烷和磷化氢气体。

利用上述方法形成的一种半导体器件，包括：衬底，所述衬底包括器件密集区和器件稀疏区；鳍部，位于所述衬底上；伪栅结构，位于所述衬底上，横跨所述鳍部；第一沟槽，位于所述器件密集区的所述伪栅结构两侧的所述鳍部内；第二沟槽，位于所述器件稀疏区的所述伪栅结构两侧的所述鳍部内；第二应力层，位于所述第二沟槽内；第一应力层，位于所述第一沟槽内和所述第二应力层上。

与现有技术相比，本发明的技术方案具有以下优点：

在所述器件稀疏区的沟槽内两次形成应力层，增大所述器件稀疏区的沟槽内形成应力层体积，在后续形成接触孔时，便于增大接触孔与源漏的接触面积，从而减少接触电阻；同时在所述器件稀疏区的沟槽内两次形成应力层后，后续半导体器件使用过程中在所述器件稀疏区内形成接触电阻能与在所述器件密集区内形成的接触电阻能够达到平衡，从而提高半导体器件的稳定性，降低接触电阻。

附图说明

图1至图4是一种半导体器件形成过程的结构示意图；

图5至图12是本发明第一实施例中半导体器件形成过程的结构示意图；

图13至图20是本发明第二实施例中半导体器件形成过程的结构示意图；

图21至图30是本发明第三实施例中半导体器件形成过程的结构示意图；

具体实施方式

目前形成的半导体器件的性能稳定性差。

图1至图4是一种半导体器件形成过程的结构示意图。

参考图1，提供衬底100，包括器件密集区110、器件稀疏区120、鳍部130。

参考图2，在所述衬底100上形成伪栅结构140。

所述伪栅结构140横跨所述鳍部130。

参考图3，在所述伪栅结构140两侧的所述鳍部130内形成第一沟槽111和第二沟槽121。

参考图4，在所述第一沟槽111内和所述第二沟槽121内分别外延生长第一应力层112、第二应力层122。

发明人研究发现，在所述第一沟槽111内外延生长所述第一应力层112时，所述第一应力层112生长的速度快，形成的所述第一应力层112的体积较大，这是由于所述第一应力层112在所述第一沟槽111的底部和侧壁上同时生长；而在所述第二沟槽121内外延生长所述第二应力层122时，形成所述第二应力层122的体积较小，这是由于在所述第二沟槽121内进行外延生长第二应力层122时，所述第二应力层122仅仅在所述第二沟槽121的底部进行生长，生长速度较慢，形成的所述第二应力层122的体积较小，所述第一应力层112和所述第二应力层122的生长速度得不到平衡，导致后续再形成接触孔时，在所述器件密集区110形成的接触电阻较小，在所述器件稀疏区120形成的接触电阻较大，导致器件稀疏区和器件密集区的接触电阻得不到平衡，在半导体器件的使用过程中，容易造成半导体器件使用性能的不稳定。

发明人研究发现，在所述器件稀疏区的沟槽内进行两次应力层生长，可以增加所述器件稀疏区内应力层的体积，在后续形成接触孔时，由于所述器件稀疏区形成的所述应力层的体积增大，可以增加接触孔与源漏的接触面积，接触面积越大，在所述器件稀疏区形成的接触电阻越小，能与所述器件密集区的接触电阻达到平衡，从而能够提高半导体器件性能的稳定性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

第一实施例

图5至图12是本发明第一实施例中半导体器件形成过程的结构示意图。

首先参考图5，提供衬底200，所述衬底200包括器件密集区210和器件稀疏区220。

本实施例中，所述衬底200的材料为单晶硅；其他实施例中，所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。

参考图6，在所述衬底200上形成鳍部300。

形成所述鳍部300的方法包括：先在所述衬底200上形成光刻胶层；曝光、显影工艺后，在所述光刻胶层内形成光刻胶图案；之后以图案化后的光刻胶层为掩膜刻蚀所述衬底200，从而在衬底200上形成鳍部300。

参考图7，在所述衬底200上形成伪栅结构400，所述伪栅结构400横跨所述鳍部300。

本实施例中，所述伪栅结构400的材料为多晶硅；其他实施例中，所述伪栅结构400的材料还可为非晶碳或者氮化硅。

形成所述伪栅结构400的方法包括：在所述衬底200的表面形成栅极氧化层(图中未画出)，在所述栅极氧化层上形成栅极层，在所述栅极层上形成图形化层，所述图形化层覆盖需要形成所述伪栅结构400的对应区域；以图形化层为掩膜，刻蚀所述栅极层以及所述栅极氧化层，直至所述衬底200。

所述栅极氧化层的材料为氧化硅；所述栅极氧化层能够以热氧化工艺形成、原子沉积工艺或者化学气相沉积工艺形成。

本实施例中，后续需要去除所述栅极层，并以高K介质材料的栅介质层以及金属材料的栅极层替代。

参考图8，在所述器件密集区210的所述伪栅结构400两侧的所述鳍部300内形成第一沟槽211，同时在所述器件稀疏区220的所述伪栅结构400两侧的所述鳍部300内形成第二沟槽221。

本实施例中，形成第一沟槽211和所述第二沟槽221的方法干法刻蚀；所述干法刻蚀的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。

其他实施例中，形成第一沟槽211和所述第二沟槽221的方法为各项异性的湿法刻蚀等，根据实际需要选择合适的刻蚀方法即可。

参考图9，在所述第一沟槽211内和所述第二沟槽221内形成第一应力层230。

本实施例中，采用外延生长方法形成所述第一应力层230；其他实施例中，形成所述第一应力层230的方法不限于外延生长法。

本实施例中，当所述半导体器件为POMS器件时，形成所述第一应力层230的工艺条件为将温度控制在500～800℃范围内，压强控制在1～100托范围内，选用的气体包括硅烷(SiH₄)和锗化氢气体(GeH₄)的混合气体，气体流量控制在70～300sccm范围内及时间控制在3～120s范围。

本实施例中，当所述半导体器件为NOMS器件时，形成所述第一应力层230的工艺条件为将温度控制在500～800℃范围内，压强控制在1～100托范围内，选用的气体包括硅烷(SiH₄)和磷化氢气体(PH₃)的混合气体，气体流量控制在70～300sccm范围内及时间控制在3～120s范围。

参考图10，在所述伪栅结构400的侧壁上形成牺牲侧墙500。

本实施例中，所述牺牲侧墙500覆盖所述第一沟槽211内的所述第一应力层230。

本实施例中，在所述器件密集区的所述牺牲侧墙500的厚度为15～30纳米之间；当所述牺牲侧墙500的厚度小于15纳米时，相邻所述伪栅结构400侧壁的牺牲侧墙500不能将在所述第一沟槽211内形成的所述第一应力层230全面覆盖起来，导致后续再次外延生长时，还会在所述第一沟槽211内再次形成应力层，增大所述第一应力层230的体积；当所述牺牲侧墙500的后续大于所述30纳米的时候，形成的所述牺牲侧墙500太厚，造成资源的浪费。

本实施例中，在所述器件密集区210和所述器件稀疏区220，形成的所述牺牲侧墙500的厚度不同；其他实施例中，所述牺牲侧墙500的厚度在所述器件密集区210和所述器件稀疏区220可以相同。

本实施例中，所述牺牲侧墙500的材料为氮化硅；其他实施例中，所述牺牲侧墙500的材料还可以为氧化硅、碳化硅、碳氮化硅、有机物或者金属中的一种或者多种。

本实施例中，所述牺牲侧墙500的目的是将在所述第一沟槽211内形成的所述第一应力层230覆盖起来，为了在后续工艺中，再次进行外延生长时，阻止在所述第一沟槽211内再次生长应力层。

参考图11，在所述第二沟槽221的所述第一应力层230上形成第二应力层240。

本实施例中，采用外延生长法形成所述第二应力层240，反应气体包括硅烷(SiH₄)或者硅烷(SiH₄)和锗化氢气体(GeH₄)的组合气体或者硅烷(SiH₄)和磷化氢气体(PH₃)的组合气体。

本实施例中，形成所述第二应力层240采用的方法为外延生长法，在形成所述第二应力层240的外延生长法中，工艺温度为500～800℃、反应室压强为1～100托、反应气体为硅烷(SiH₄)，反应的时间控制在3～120s。

本实施例中，形成所述第二应力层240的反应气体为硅烷(SiH₄)，目的是简化工艺，提高生产效率，这是采用硅烷(SiH₄)可以在不需要施加应力就形成所述第二应力层240，适用于不管是POMS器件的所述器件稀疏区还是NOMS器件的所述器件稀疏区，都能形成所述第二应力层240，所以能够简化生产工艺，提高生产效率；同时利用硅烷(SiH₄)不会影响POMS器件或者NOMS器件外延生长的压强。

本实施例中，在所述第二沟槽221的所述第一应力层230上形成第二应力层240的目的是增加所述器件稀疏区220中的所述第二沟槽221内应力层的体积，从而在后续形成接触孔时，增大接触孔与源漏的接触面积，从而减少所述器件稀疏区220内的接触电阻，从而与所述器件密集区的接触电阻达到一个平衡，这样在半导体器件使用的过程中，不会由于所述器件稀疏区和所述器件密集区的接触电阻相差太大，而影响半导体器件使用的稳定性。

参考图12，去除所述牺牲侧墙500。

本实施例中，去除所述牺牲侧墙500的方法可以采用灰化；其他实施例中还可以采用湿法刻蚀等工艺去除所述牺牲侧墙500。

利用上述方法形成的一种半导体器件，所述半导体器件包括衬底200，所述衬底200包括器件密集区210和器件稀疏区220；鳍部300，位于所述衬底200上；伪栅结构400，位于所述衬底200上，横跨所述鳍部300；第一沟槽211，位于所述器件密集区210的所述伪栅结构400两侧的所述鳍部300内；第二沟槽221，位于所述器件稀疏区220的所述伪栅结构400两侧的所述鳍部300内；第一应力层230，位于所述第一沟槽211和所述第二沟槽221内；第二应力层240，位于所述第二沟槽221内的所述第一应力层230上。

第二实施例

图13至图20是本发明第二实施例中半导体器件形成过程的结构示意图。

参考图13，提供衬底200，所述衬底200包括器件密集区210和器件稀疏区220。

参考图14，在所述衬底200上形成鳍部300。

本实施例中，形成所述鳍部300的步骤与第一实施例中的方法相同；其他实施例中，还可采用不同的方法形成所述鳍部300。

参考图15，在所述衬底200上形成伪栅结构400，所述伪栅结构400横跨所述鳍部300。

本实施例中，形成所述伪栅结构400的方法与第一实施例中形成的方法相同；其他实施例中，还可采用其他的方法形成所述伪栅结构400。

参考图16，在所述器件密集区210的所述伪栅结构400两侧的所述鳍部300内形成第一沟槽211，同时在所述器件稀疏区220的所述伪栅结构400两侧的所述鳍部300内形成第二沟槽221。

本实施例中，采用湿法刻蚀所述鳍部300，所述湿法刻蚀工艺的参数包括：HNO₃和HF的水溶液，其中HNO3、HF和H₂O的体积比为1:3：(10～～800)，温度为40℃～90℃。

其他实施例中，刻蚀所述鳍部300的方法可以根据实际的工艺需求设定。

参考图17，在所述器件密集区210的所述伪栅结构400的侧壁上形成牺牲侧墙500。

本实施例中，所述牺牲侧墙500覆盖填充满所述第一沟槽211，目的是将所述第一沟槽211先覆盖起来，在后续的外延生长工艺中，不会在所述第一沟槽211内形成应力层。

本实施例中，所述牺牲侧墙500的材料为碳氮化硅；其他实施例中，所述牺牲侧墙500的材料还可以为氧化硅、碳化硅、氮化硅、有机物或者金属中的一种或者多种。

参考图18，在所述第二沟槽221内形成第二应力层240。

本实施例中，采用外延生长法形成所述第二应力层240，反应气体包括硅烷(SiH₄)或者硅烷(SiH₄)和锗化氢气体(GeH₄)的组合气体或者硅烷(SiH₄)和磷化氢气体(PH₃)的组合气体。

本实施例中，形成所述第二应力层240的工艺温度、反应室压强以及反应时间与第一实施例中的相同；其他实施例中，还可采用不同的工艺条件。

参考图19，去除所述牺牲侧墙500。

本实施例中，采用化学试剂去除所述牺牲侧墙500。

参考图20，在所述第一沟槽211内形成第一应力层230；在所述第二应力层240上形成第一应力层230。

本实施例中，形成所述第一应力层230的工艺条件与第一实施例中形成的条件相同；其他实施例中，还可采用不同的工艺条件形成所述第一应力层230。

利用上述方法形成的一种半导体器件，所述半导体器件包括衬底200，所述衬底200包括器件密集区210和器件稀疏区220；鳍部300，位于所述衬底200上；伪栅结构400，位于所述衬底200上，横跨所述鳍部300；第一沟槽211，位于所述器件密集区210的所述伪栅结构400两侧的所述鳍部300内；第二沟槽221，位于所述器件稀疏区220的所述伪栅结构400两侧的所述鳍部300内；第二应力层240，位于所述第二沟槽221内；第一应力层230，位于所述第一沟槽211内以及所述第二应力层240上。

第三实施例

图21至图30是本发明第三实施例中半导体器件形成过程的结构示意图。

本实施例中，所述器件为POMS器件。

参考图21，提供衬底200，所述衬底200包括器件密集区210和器件稀疏区220。

参考图22，在所述衬底200上形成鳍部300和隔离结构600。

本实施例中，在所述衬底200上形成有隔离结构600；其他实施例中，也可在所述衬底200上不形成所述隔离结构600。

本实施例中，所述隔离结构600可以是浅沟槽隔离结构，但是不限于浅沟槽隔离结构。所述隔离结构600用于实现器件之间的相互隔离。

形成所述隔离结构600的步骤包括，刻蚀所述衬底200，在所述半导体衬底200内形成隔离沟槽(图未画出)；向所述隔离沟槽内填充隔离材料，平坦化所述隔离材料形成所述隔离结构600。

所述隔离材料可以为氧化硅，向所述隔离沟槽内填充氧化硅的工艺可以为化学气相沉积法或者物理气相沉积法。

参考图23，在所述衬底200上形成伪栅结构400，所述伪栅结构400横跨所述鳍部300。

本实施例中，形成所述伪栅结构400的方法与第一实施例相同。

参考图24，在所述伪栅结构400上形成掩膜层401。

本实施例中，在所述伪栅结构400上还形成有掩膜层401；其他实施例中，在所述伪栅结构400上还可以不形成所述掩膜层401。

本实施例中，所述掩膜层401的材料为碳化硅；其他实施例中，所述掩膜层301还可采用氧化硅或者氮化硅等。

参考图25，在所述伪栅结构400的侧壁上形成侧墙402。

本实施例中，形成所述伪栅极结构400之后，还包括在所述伪栅极结构400侧壁形成侧墙402；其他实施例中，在伪栅结构400的侧壁上还可不形成所述侧墙402。

所述侧墙402用于定义后续形成的源漏掺杂层的位置，且所述侧墙302用作保护所述伪栅结构400侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。

本实施例中，所述侧墙402的材料为氧化硅；其他实施例中，所述侧墙402的材料还可为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或者多种。

参考图26，在所述器件密集区210的所述伪栅结构400两侧的所述鳍部300内形成第一沟槽211，同时在所述器件稀疏区220的所述伪栅结构400两侧的所述鳍部300内形成第二沟槽221。

参考图27，在所述器件密集区210的所述侧墙402的侧壁上形成牺牲侧墙500。

本实施例中，所述牺牲侧墙500覆盖所述第一沟槽211。

参考图28，在所述第二沟槽221内形成第二应力层240。

本实施例中，形成所述第二应力层240采用的方法为外延生长法，反应气体为硅烷(SiH₄)和锗化氢气体(GeH₄)的组合气体；其中反应温度控制在500～800℃之间，腔室压强控制在1～100托之间，反应时间控制在3～120s之间。

本实施例中，在所述器件稀疏区220内的所述第二沟槽221内先进行第一次外延生长得目的是增加所述第二沟槽221内应力层的体积量，便于在后续第二次外延生长时，在所述第二沟槽221内外延生长的应力层的体积量能够与在所述第一沟槽211内的应力层的体积量达到平衡，在形成接触孔时，能够使得所述器件稀疏区220的接触电阻能够与所述器件密集区210的接触电阻达到平衡，提高半导体器件使用性能的稳定性。

参考图29，去除所述牺牲侧墙500。

本实施例中，采用灰化的方式去除所述牺牲侧墙500。

参考图30，在所述第一沟槽211内形成第一应力层230；在所述第二应力层240上形成第一应力层230。

本实施例中，利用在所述器件稀疏区220内进行二次外延生长形成位于所述第二应力层240上的所述第一应力层230，使得在所述第二沟槽221内应力层生长的体积量与在所述第一沟槽211内应力层生长的体积量达到平衡，从而平衡在所述器件稀疏区220和在所述器件密集区210内形成的接触电阻，提高半导体器件性能的稳定性。

利用上述方法形成的一种半导体器件，所述半导体器件包括衬底200，所述衬底200包括器件密集区210和器件稀疏区220；鳍部300，位于所述衬底200上；隔离结构600，位于所述衬底200上；伪栅结构400，位于所述衬底200上，横跨所述鳍部300；掩膜层401，位于所述伪栅结构400的顶部；侧墙402，位于所述伪栅结构400的侧壁；第一沟槽211，位于所述器件密集区210的所述侧墙402两侧的所述鳍部300内；第二沟槽221，位于所述器件稀疏区220的所述伪栅结构400两侧的所述鳍部300内；第二应力层240，位于所述第二沟槽221内；第一应力层230，位于所述第一沟槽211内以及所述第二应力层240上。

第四实施例

第四实施例与第三实施例的区别仅仅在于形成第二应力层240的方法不同。

本实施例中，所述器件为NOMS器件。

本实施例中，形成所述第二应力层采用的方法为外延生长法，在形成所述第二应力层的外延生长法中，工艺温度为50～800℃、反应室压强为1～100托、反应气体包括硅烷(SiH₄)和磷化氢气体(PH₃)，反应时间为3～120s。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。