阅读说明：本技术 具有可调输出复位的集成时钟门控器锁存器结构 (Integrated clock gater latch structure with adjustable output reset ) 是由 肯尼思·希克斯 苏梅尔·歌尔 安德鲁·克里斯托弗·罗素 于 2020-04-21 设计创作，主要内容包括：提供了一种具有可调输出复位的集成时钟门控器锁存器结构的设备。根据一个总体方面,该设备可以包括锁存器电路,所述锁存器电路被配置为部分地根据使能信号的状态而将第一时钟信号基本上传送为输出信号。锁存器电路可以包括被配置为实质上执行NAND功能并且通过第二时钟信号被控制的至少两个晶体管,其中,所述至少两个晶体管被配置为改变第一时钟信号到输出信号的基本上传送的时序。(An apparatus is provided for an integrated clock gater latch architecture with adjustable output reset. According to one general aspect, the apparatus may include a latch circuit configured to substantially transfer a first clock signal as an output signal based in part on a state of an enable signal. The latch circuit may include at least two transistors configured to substantially perform a NAND function and controlled by the second clock signal, wherein the at least two transistors are configured to change a timing of a substantial transfer of the first clock signal to the output signal.)

具有可调输出复位的集成时钟门控器锁存器结构

技术领域

本描述涉及时钟管理，并且更具体地涉及具有可调输出复位的集成时钟门控器锁存器结构。

背景技术

时钟门控是用在许多同步电路中用于降低动态功率损耗的流行技术。时钟门控通过将更多逻辑添加到电路以修剪时钟树，来节省电力。修剪时钟禁用电路的部分，使得其中的触发器不必切换状态。切换状态消耗电力。当不进行切换时，切换功耗变为零，仅漏电流被引起。

在电子设备中，触发器是具有两种稳定状态并可以用于存储状态信息的电路。触发器是双稳态多谐振荡器。可以通过施加到一个或更多个控制输入的信号使该电路改变状态，并且该电路将具有一个或两个输出。它是时序逻辑中的基本存储元件。触发器和锁存器是用于计算机、通信和许多其他类型的系统中的数字电子系统的基本构建块。

发明内容

根据一个总体方面，一种电子设备可以包括：锁存器电路，被配置为部分地根据使能信号的状态而将第一时钟信号基本上传送为输出信号。锁存器电路可以包括：至少两个晶体管，被配置为实质上执行NAND功能并且通过第二时钟信号来控制，其中，所述至少两个晶体管被配置为改变第一时钟信号到输出信号的基本上传送的时序。

根据另一总体方面，一种电子设备可以包括：锁存器电路，被配置为部分地根据使能信号的状态来产生基本上模仿第一时钟信号的输出信号。锁存器电路可以包括：至少两个晶体管，被配置为实质上执行NOR功能并且通过第二时钟信号来控制，其中，所述至少两个晶体管被配置为响应于第一时钟信号而改变输出信号的时序。

根据另一总体方面，一种电子系统可以包括：时钟发生器电路，被配置为生成第一时钟信号。所述系统可以包括：时钟门控器电路，被配置为接收第一时钟信号、第二时钟信号和使能信号作为输入，并且生成第三时钟信号。所述系统可以包括：逻辑电路，被配置为至少部分地通过第三时钟信号执行同步的逻辑功能。其中，时钟门控器电路被配置为部分地根据使能信号的状态将第一时钟信号基本上传送为第三时钟信号。时钟门控器电路可以包括：至少两个晶体管，被配置为通过第二时钟信号来控制并且改变第一时钟信号到输出信号的基本传送的时序。

在附图和下面的描述中阐述了一个或更多个实施方式的细节。根据说明书和附图以及根据权利要求书，其他特征将是明显的。

基本上如附图中的至少一个所示和/或基本上如结合附图中的至少一个所述，如在权利要求中更完整地阐述的那样，提供了一种用于时钟管理的系统和/或方法，更具体地涉及具有可调输出复位的集成时钟门控器锁存器结构。

附图说明

图1是根据公开的主题的系统的示例实施例的框图。

图2是根据公开的主题的信号的示例实施例的时序图。

图3A和图3B是根据公开的主题的系统和电路的示例实施例的框图。

图4A和图4B是根据公开的主题的系统和电路的示例实施例的框图。

图5是根据公开的主题的系统的示例实施例的框图。

图6A是根据公开的主题的系统的示例实施例的框图。

图6B是根据公开的主题的系统的示例实施例的框图。

图7是可以包括根据公开的主题的原理形成的装置的信息处理系统的示意性框图。

在各个附图中同样的附图标记指示同样的元件。

具体实施方式

在下文中将参照示出了一些示例实施例的附图更全面地描述各种示例实施例。然而，本公开的主题可以以许多不同的形式实现，并且不应被解释为限于在这里阐述的示例实施例。相反，提供这些示例实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达本公开的主题的范围。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。

将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相反，当元件或层被称为“直接”在另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的标号始终表示同样的元件。如在这里使用的，术语“和/或”包括相关所列项中的一个或更多个的任何一个和所有组合。

将理解的是，尽管术语第一、第二、第三等可以在这里用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本公开的主题的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。

为了便于描述，可以在这里使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如附图中所示的一个元件或特征与另外的元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意图包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定向为“在”所述其他元件或特征“上方”。因此，示例性术语“在……下方”可以包含上方和下方两种方位。装置可以被另外定向(旋转90度或在其他方位处)，并且在这里使用的空间相对描述语被相应地解释。

同样地，为了易于描述，可以在这里使用诸如“高”、“低”、“上拉”、“下拉”、“1”、“0”等电气术语，来描述如附图中所示的相对于其他电压电平或相对于另外的元件或另外的特征的电压电平或电流。将理解的是，除了附图中所描绘的电压或电流之外，电气相关术语还意图包含装置在使用或操作中的不同参考电压或参考电流。例如，如果附图中的装置或信号被反转或使用其他参考电压、参考电流或参考电荷，则与新的参考电压或电流相比，被描述为“高”或“上拉”的元件随后将是“低”或“下拉”。因此，示例性术语“高”可以包含相对低或相对高的电压或电流两者。装置可以另外基于不同的电气参考系，并且在这里使用的电气相对描述语可被相应地解释。

在这里使用的术语仅用于描述特定示例实施例的目的，并且不意图限制本公开的主题。如在这里使用的，除非上下文另外清楚地指示，否则单数形式“一”、“一个(种/者)”和“该(所述)”意图也包括复数形式。还将理解的是，术语“包括”和/或“包含”在本说明书中使用时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

在这里参照作为理想化示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，作为例如制造技术和/或公差的结果的图示的形状的变化将被预期。因此，示例实施例不应被解释为限于在这里示出的区域的特定形状，而是包括由例如制造导致的形状的偏差。例如，示出为矩形的注入区通常将在其边缘处具有倒圆的或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样地，通过注入形成的掩埋区可以导致在掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状不意图示出装置的区域的实际形状，并且不意图限制本公开的主题的范围。

除非另有定义，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本公开的主题所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非在这里明确地如此定义，否则术语(诸如在通用词典中定义的那些术语)应被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且将不以理想化或过于形式化的含义来解释。

在下文中，将参照附图详细地解释示例实施例。

图1是根据公开的主题的系统100的示例实施例的框图。在各种实施例中，系统100可以包括计算装置(诸如，以处理器、片上系统(SoC)、膝上型计算机、台式计算机、工作站、个人数字助理、智能电话、平板计算机和其他适当的计算机或者它们的虚拟机或虚拟计算装置为例)。

在示出的实施例中，系统100可以包括被配置为生成时钟信号(或称为时钟)的时钟发生器电路102。该时钟信号可以随后分布在整个系统100中。在各种实施例中，这可以涉及网格结构或树结构。

在示出的实施例中，系统100可以包括多个集成时钟门控器(ICG)或时钟门控器电路104(例如，电路104A、104B和104C)。在各种实施例中，这些ICG或时钟门控器电路104A、104B和104C可以被配置为基于一个或更多个使能信号(未示出)停止或中止时钟信号。

在示出的实施例中，系统100可以包括被配置为执行任务的一个或更多个逻辑电路106(例如，电路106A、106B和106C)。在各种实施例中，这些逻辑电路106可以包括执行单元(例如，加载单元/存储单元、算术逻辑单元、浮点单元等)、功能单元块(FUB)、组合逻辑块(CLB)或它们的子部分。根据示例实施例，逻辑电路可至少部分地基于由集成时钟门控器输出的时钟信号，执行同步的逻辑功能。

如上所述，在各种实施例中，ICG或时钟门控器电路104A、104B和104C可以被配置为关闭至逻辑电路106的时钟(并因此关闭切换和功耗)。在各种实施例中，这些ICG或时钟门控器电路104A、104B和104C可以集成到相应的逻辑电路106中或作为相应的逻辑电路106的一部分。

在各种实施例中，ICG或时钟门控器电路104A、104B和104C还可以被配置为对时钟信号进行整形(shap)以及对时钟信号进行门控。在传统上，ICG结构在关键时序路径中使用附加的门来完成期望的时序调节。如稍后的附图中所示，在示出的实施例中，ICG 104在关键时序路径中不包括额外的门。

图2是根据公开的主题的信号的示例实施例的时序图。在各种实施例中，这些信号可以由图1的系统100或稍后的附图的各种其他系统产生。

在各种实施例中，可以期望改变时钟信号(CLK)202的时序。通常，时钟信号以具有标称占空比50％的可预测的速率上升和下降。然而，理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

如上所述，输入信号和输出信号(控制信号或数据信号)在时钟信号202的上升沿或下降沿(也称为前沿或后沿)由触发器锁存或输出。在各种实施例中，可以期望对那些边沿(例如，如所示的下降沿)进行移动以适应逻辑电路的时序要求。

在实施例200和201中，时钟信号202可以被输入到ICG或时钟门控器电路104A、104B和104C中。ICG或时钟门控器电路104A、104B和104C随后可以基于整个系统的时序要求来调节时钟信号202的时序，并且输出调节后的时钟信号(例如，信号206或216)。

在示出的信号200的实施例中，时钟信号202的下降沿被ICG或时钟门控器电路104A、104B和104C拉入(pull-in)或更早地发生(信号CLK_P 206)。随后，逻辑电路可以使用输出信号206而不是原始时钟信号202。生成对下降沿的提早复位可以给予逻辑电路额外的时间来完成它们的任务或进行其他时序调节以改善整个系统。在一个实施例中，拉入复位可以用于降低电路的功耗。例如，在存储器阵列电路中，字线信号可以基于拉入的时钟信号，使得字线信号较早复位。字线的状态可以控制位线的放电，并且字线复位越快，位线停止放电越快。如此，更快速复位字线信号可以停止或阻止位线的不必要放电。理解的是，以上仅仅是一些说明性示例，公开的主题不限于此。

在示出的信号201的实施例中，时钟信号202的下降沿被ICG延迟或更迟地发生(信号CLK_D 216)。随后，逻辑电路可以使用输出信号216而不是原始时钟信号202。产生对下降沿的延迟复位可以给予逻辑电路的输入额外的时间来安定或稳定，或者进行其他时序调节以改善整个系统。在一个实施例中，延迟复位可以用于降低电路的功耗。例如，在存储器阵列电路中，位线预充电信号可以基于延迟的时钟(例如，CLK_D 216)，使得位线预充电信号在字线信号(基于非延迟的时钟)之后发生。理解的是，以上仅仅是一些说明性示例，公开的主题不限于此。

图3A和图3B是根据公开的主题的系统(或称为B锁存器电路、B锁存器、锁存器)300和电路301的示例实施例的框图。在示出的实施例中，系统可以包括B锁存器电路300，B锁存器电路300被配置为拉入时钟的下降沿。

在该上下文中，“B锁存器门控器”在时钟信号的上升沿捕获或锁存输入数据，并且在“高”或“A”时钟相位期间保持输入数据。当时钟下降时，输出通过B锁存器门控器在“低”或“B”时钟相位期间复位或预充电。相反，“A锁存器门控器”在时钟信号的下降沿捕获或锁存输入数据，并且在“低”或“B”时钟相位期间保持输入数据。当时钟上升时，输出在“高”或“A”时钟相位期间由A锁存器门控器复位或预充电。

在图3A的示出的实施例中，系统300包括包含从时钟(CLK)302的上升沿到输出Q308的下降沿的自时序延迟(self-timed delay)(或自时序机制)的电路。在这样的实施例中，CLK 302可以实质上或基本上传送为Q 308(即，CLK 302在经过传送后成为Q 308)，并且具有时序改变。在这种情况下，与图2的信号200类似，时序改变是Q 308的下降沿被拉入或更早地发生。在示出的实施例中，添加了两个全新的器件(晶体管390和392)。此外，还添加了到与非(NAND)门394的第三输入，但这是对预先存在的结构的修改。在各种实施例中，对NAND门392(或者，在一些实施例中，或非(NOR)门)的添加可以包括两个附加晶体管。

在示出的实施例中，传统的B锁存器可以包括作为输入的信号D 306和作为输出的信号Q 308。锁存器300可以通过时钟信号CLK 302来控制，并且锁存器300可以至少部分地基于如上所述的输入D 306来门控CLK 302(作为输出Q 308)。在这样的实施例中，输入D306可以是使能信号，并且输出Q 308可以是CLK 302的门控版本(基于使能信号D 306、CLK302和CLK2 304)。

B锁存器电路300可以包括以下电路：PMOS(P沟道金属氧化物半导体场效应晶体管)310、312、316、324和328；NMOS(N沟道金属氧化物半导体场效应晶体管)314、318、320和322；反相器330和332；以及NAND门394。

在示出的实施例中，B锁存器电路300还可以包括第二时钟(CLK2)304。CLK2 304可以是CLK 302的延迟版本或改变版本。在另一实施例中，信号CLK2 304可以不与CLK 302直接相关。理解的是，以上仅仅是一些说明性示例，公开的主题不限于此。

在示出的实施例中，第二时钟CLK2 304可以(与CLK 302和输入D 306一起)用作NAND门394的第三输入。此外，锁存器300还可以包括通过第二时钟CLK2 304控制(即，与栅极端子连接)的两个晶体管390和392。在示出的实施例中，两个晶体管390和392不在锁存器300的关键时序路径(CLK 302到Q 308)中，因此总体上对于B锁存器300不产生额外延迟。

在示出的实施例中，晶体管390可以包括连接在(高)电压电源(Vdd)与输出Q 308的反相(反相器332的输入)之间的PMOS晶体管。晶体管390还可以与晶体管328和324并联连接。

晶体管392可以包括连接在输出Q 308的反相(反相器332的输入)与地(或低电压电源Vss)之间的NMOS晶体管。晶体管392可以与晶体管318、320和322串联连接。

在示出的实施例中，晶体管390和392可以被配置为实质上执行NAND功能。虽然晶体管390和392不被布置为传统的NAND门，但是晶体管390和392可以以这样的方式连接：除非CLK 302(控制晶体管322和324)和CLK2 304(控制晶体管390和392)两者具有相同的状态，否则CLK 302将不被传送为Q 308。在示出的实施例中，晶体管390和392可以被配置为复位输出信号Q 308的下降沿。在各种实施例中，如果CLK2 304源于CLK 302(例如，CLK2 304是CLK 302的反相)，则这可以响应于CLK 302的上升沿或通过CLK 302的上升沿触发。理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

图3B示出了用于产生第二时钟信号CLK2 304的示例电路301。理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

在示出的实施例中，第二时钟信号CLK2 304可以从第一时钟信号CLK 302产生。在这样的实施例中，第一时钟信号CLK 302可以通过奇数个反相器380延迟，使得第二时钟信号CLK2 304基本上与第一时钟信号CLK 302反相。在这样的实施例中，忽略延迟，当CLK信号302为低时，CLK2信号304可以为高，反之亦然。在各种实施例中，可以调节反相器380的数量以达到期望的延迟或调节时序。在这样的实施例中，可以调节输出信号Q 308的复位的时序。此外，应理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

图4A和图4B是根据公开的主题的系统和电路的示例实施例的框图。在示出的实施例中，系统可以包括被配置为延迟时钟的下降沿的B锁存器电路(或称为锁存器)400。

在图4A的示出的实施例中，B锁存器电路400包括包含从时钟(CLK)402的下降沿到输出Q 408的下降沿的自时序延迟的电路。在这样的实施例中，CLK 402可以实质上或基本上传送为Q 408，并且具有时序改变。在这种情况下，与图2的信号201类似，时序改变是Q408的下降沿被延迟或推出(push-out)。在示出的实施例中，添加了两个全新的器件(晶体管490和492)以及到NAND门494的第三输入。

在示出的实施例中，传统的B锁存器可以包括作为输入的信号D 406和作为输出的信号Q 408。锁存器400可以通过时钟402控制，并且锁存器400可以至少部分地基于如上所述的输入D 406来门控CLK 402(作为输出Q 408)。在这样的实施例中，输入D 406可以是使能信号，输出Q 408可以是CLK 402的门控版本(基于使能信号D 406、CLK 402和CLK2 404)。

B锁存器电路400可以包括以下电路：PMOS(P沟道金属氧化物半导体场效应晶体管)410、412、416、424和428；NMOS(N沟道金属氧化物半导体场效应晶体管)414、418、420和422；反相器440和442；以及NAND门494。

在示出的实施例中，锁存器400还可以包括第二时钟(CLK2)404。CLK2 404可以是CLK 402的延迟版本或改变版本。在另一实施例中，信号CLK2 404可以不与CLK 402直接相关。理解的是，以上仅仅是一些说明性示例，公开的主题不限于此。

在示出的实施例中，第二时钟CLK2 404可以(与CLK402和输入D 406一起)用作NAND门494的第三输入。此外，B锁存器电路400还可以包括通过第二时钟CLK2 404控制(即，与栅极端子连接)的两个晶体管490和492。在示出的实施例中，两个晶体管490和492不在B锁存器电路400的关键时序路径(CLK402到Q 408)中，因此总体上对于B锁存器电路400不产生额外延迟。

在示出的实施例中，晶体管490可以包括连接在(高)电压电源(Vdd)与晶体管424以及输出Q 408的反相(反相器442的输入)之间的PMOS晶体管。晶体管490可以与晶体管418、420和422串联连接。

晶体管492可以包括连接在输出Q 408的反相(反相器442的输入)与晶体管418和420以及地(或低电压电源Vss)之间的NMOS晶体管。此外，晶体管492可以与晶体管422并联放置。晶体管492还可以与晶体管422并联连接。

在示出的实施例中，晶体管490和492可以被配置为实质上执行NOR功能。虽然晶体管490和492不被布置为传统的NOR门，但是晶体管490和492可以以这样的方式连接：如果CLK402(控制晶体管422和424)和CLK2 404(控制晶体管490和492)具有相同的状态，则CLK402将被传送为Q 408。在示出的实施例中，晶体管490和492可以被配置为复位输出信号Q 408的下降沿。在各种实施例中，如果CLK2 404源于CLK402(例如，CLK2 404是CLK 402的延迟版本)，则这可以响应于CLK 402的下降沿或通过CLK 402的下降沿触发。理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

图4B示出了用于产生第二时钟信号CLK2 404的示例电路401。理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

在示出的实施例中，第二时钟信号CLK2 404可以从第一时钟信号CLK 402产生。在这样的实施例中，第一时钟信号CLK 402可以通过偶数个反相器480延迟，使得第二时钟信号CLK2 404与第一时钟信号CLK 402基本上相同。在这样的实施例中，忽略延迟，当CLK信号402为低时，CLK2信号404可以为低，反之亦然。在各种实施例中，可以调节反相器480的数量以达到期望的延迟或调节时序。在这样的实施例中，可以调节输出信号Q 408的复位的时序。此外，理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

图5是根据公开的主题的系统500的示例实施例的框图。在示出的实施例中，系统500可以包括被配置为拉入或加快时钟的下降沿的双输出(Q以及Q-Bar或QB)B锁存器ICG。

在图5的示出的实施例中，系统(或称为B锁存器、锁存器)500包括连接包含从时钟(CLK)502的上升沿到输出Q 508和QB 508B的下降沿的自时序延迟的电路。在这样的实施例中，CLK 502可以实质上或基本上传送为Q 508，并且具有时序改变。在这种情况下，与图2的信号200类似，时序改变是Q 508的下降沿被加速或拉入。在示出的实施例中，添加了三个全新的装置(晶体管590、591和592)。

在示出的实施例中，传统的双输出B锁存器可以包括作为输入的信号D 506以及作为输出的信号Q 508和QB 508B。在示出的实施例中，信号QB 508B可以是输出Q 508的反相。锁存器500可以通过时钟502来控制，并且锁存器500可以至少部分地基于如上所述的输入D506来门控CLK 502(作为输出Q 508和QB 508B)。在这样的实施例中，输入D 506可以是使能信号，并且输出Q 508可以是CLK 502的门控版本(基于使能信号D 506、CLK 502和CLK2504)。

B锁存器500可以包括以下电路：PMOS(P沟道金属氧化物半导体场效应晶体管)525、526、535和536；NMOS(n沟道金属氧化物半导体场效应晶体管)512、522、523、524、532、533和534；以及反相器542、544、546、554和556。

在示出的实施例中，锁存器500还可以包括第二时钟(CLK2)504。CLK2 504可以是CLK 502的延迟版本或改变版本。例如，在示出的实施例中，CLK2 504可以是CLK 502的已经在奇数个反相器门上延迟和反相的版本。在另一实施例中，信号CLK2 504可以不与CLK 502直接相关。理解的是，以上仅仅是一些说明性示例，公开的主题不限于此。

在示出的实施例中，锁存器500还可以包括通过第二时钟CLK2 504控制(即，与栅极端子连接)的三个晶体管590、591和592。在示出的实施例中，晶体管590、591和592不在锁存器500的关键时序路径(CLK 502到Q 508或QB 508B)中，因此总体上对于锁存器500不产生额外延迟。

在示出的实施例中，晶体管590可以包括连接在(高)电压电源(Vdd)与输出Q 508的反相(反相器546的输入)之间的PMOS晶体管。晶体管591可以包括连接在(高)电压电源(Vdd)与输出QB 508B的反相(反相器556的输入)之间的PMOS晶体管。晶体管590与晶体管525和526并联连接，晶体管591可以与晶体管535和536并联连接。

晶体管592可以包括连接在晶体管522、523、532和533的公共节点(例如，源极端子)与地(或低电压电源Vss)之间的NMOS晶体管。晶体管592还可以与晶体管512串联连接。

在示出的实施例中，晶体管590、591和592可以被配置为实质上执行NAND功能。虽然晶体管590、591和592不被布置为传统的NAND门，但是晶体管590、591和592可以以这样的方式连接：除非CLK502(控制晶体管512、526和536)和CLK2 504(控制晶体管590、591和592)两者具有相同的状态，否则CLK 502将不被传送为Q 508(和QB 508B)。在示出的实施例中，晶体管590、591和592可以被配置为复位输出信号Q 508的下降沿。在各种实施例中，如果CLK2 504源于CLK 502(例如，CLK2 504是CLK 502的反相)，则这可以响应于CLK 502的上升沿或通过CLK 502的上升沿触发。理解的是，以上仅仅是一个说明性示例，公开的主题不限于此。

图6A是根据公开的主题的系统的示例实施例的框图。在示出的实施例中，示出了多个双输出锁存器电路(或称为锁存器)601、602、603和604。

在示出的实施例中，锁存器601、602、603和604中的每个锁存器可以被配置为将时钟信号传送为输出信号(以反相和非反相的形式)。锁存器601、602、603和604可以被配置为基于如上所述的使能信号来对时钟进行门控。

此外，在各种实施例中，锁存器601、602、603和604可以被配置为如上所述基于第二时钟来改变时钟信号的传送的时序。在这样的实施例中，改变可以包括如上所述拉入或加快或更早地发生的第一时钟信号的后沿，或者延迟或推出第一时钟信号的后沿。在各种实施例中，这可以被描述为对输出信号复位。

如以上参照图5描述的那样，锁存器601、602、603和604中的每个锁存器可以包括三个前述的晶体管(被圈出的)。在各种实施例中，这些晶体管可以根据实施例实质上执行如上所述的NAND功能或NOR功能。同样，这些晶体管可以放置在锁存器的关键路径之外。

在示出的实施例中，锁存器601、602、603和604根据功能分组。组606可以包括锁存器601和603。锁存器601和603二者都可以被配置为加快或拉入或更早地发生的输出信号的后沿。在这样的实施例中，这可以包括从第一时钟(CLK)信号的最前边沿或第一边沿的自时序延迟。在这样的实施例中，可以通过将奇数个反相器应用于第一时钟(CLK)来产生第二时钟(CLK2)。

组607可以包括锁存器602和604。锁存器602和604二者都可以被配置为延迟或推出输出信号的后沿。在这样的实施例中，这可以包括从第一时钟(CLK)信号的后沿或第二边沿的自时序延迟。在这样的实施例中，可以通过将偶数个反相器应用于第一时钟(CLK)来产生第二时钟(CLK2)。

组608包括锁存器601和602。锁存器601和602二者都是在第一时钟(CLK)为高或有效时闭合的B锁存器。

相反，组609包括锁存器603和604。锁存器603和604二者都是在第一时钟(CLK)为低或无效时闭合的A锁存器。

图6B是根据公开的主题的系统的示例实施例的框图。在示出的实施例中，示出了多个单输出锁存器电路(或称为锁存器)651、652、653和654。

在示出的实施例中，锁存器651、652、653和654中的每个锁存器可以被配置为将时钟信号传送为输出信号。锁存器651、652、653和654可以被配置为基于如上所述的使能信号来对时钟进行门控。

此外，在各种实施例中，锁存器651、652、653和654可以被配置为如上所述基于第二时钟来改变时钟信号的传送的时序。在这样的实施例中，改变可以包括如上所述拉入或加快或更早地发生的第一时钟信号的后沿，或者延迟或推出第一时钟信号的后沿。在各种实施例中，这可以被描述为对输出信号复位。

如以上参照图3A和图4A描述的那样，锁存器651、652、653和654中的每个锁存器可以包括前述晶体管(被圈出的)以及布尔(Boolean)门的额外输入(被圈出的)。在各种实施例中，这些晶体管可以根据实施例实质上执行如上所述的NAND功能或NOR功能。同样，这些晶体管可以放置在锁存器的关键路径之外。

在示出的实施例中，锁存器651、652、653和654根据功能分组。组656可以包括锁存器651和653。锁存器651和653二者都可以被配置为加快或拉入或更早地发生的输出信号的后沿。在这样的实施例中，这可以包括从第一时钟(CLK)信号的最前边沿或第一边沿的自时序延迟。在这样的实施例中，可以通过将奇数个反相器应用于第一时钟(CLK)来产生第二时钟(CLK2)。

组657可以包括锁存器652和654。锁存器652和654二者都可以被配置为延迟或推出输出信号的后沿。在这样的实施例中，这可以包括从第一时钟(CLK)信号的后沿或第二边沿的自时序延迟。在这样的实施例中，可以通过将偶数个反相器应用于第一时钟(CLK)来产生第二时钟(CLK2)。

组658包括锁存器651和652。锁存器651和652二者都是在第一时钟(CLK)为高或有效时闭合的B锁存器。此外，锁存器651和652可以包括附加地接收第二时钟(CLK2)作为第三输入的NAND门(被圈出的)。

相反，组659包括锁存器653和654。锁存器653和654二者都是在第一时钟(CLK)为低或无效时闭合的A锁存器。另外，锁存器653和654可以包括附加地接收第二时钟(CLK2)作为第三输入的NOR门(被圈出的)。

图7是信息处理系统700的示意性框图，信息处理系统700可以包括根据公开的主题的原理形成的半导体装置。

参照图7，信息处理系统700可以包括根据公开的主题的原理配置的一个或更多个装置。在另一实施例中，信息处理系统700可以采用或执行根据公开的主题的原理的一个或更多个技术。

在各种实施例中，信息处理系统700可以包括计算装置(诸如，以膝上型计算机、台式计算机、工作站、服务器、刀片式服务器、个人数字助理、智能电话、平板计算机和其他适当的计算机或者它们的虚拟机或虚拟计算装置为例)。在各种实施例中，信息处理系统700可以被用户(未示出)使用。

根据公开的主题的信息处理系统700还可以包括中央处理器(CPU)、逻辑或处理器710。在一些实施例中，处理器710可以包括一个或更多个功能单元块(FUB)或组合逻辑块(CLB)715。在这样的实施例中，组合逻辑块可以包括各种布尔逻辑运算(例如，NAND、NOR、NOT、XOR)、稳定逻辑器件(例如，触发器、锁存器)、其他逻辑器件或它们的组合。这些组合逻辑运算可以以简单或复杂的方式被配置，以处理输入信号来实现期望的结果。理解的是，虽然描述了同步组合逻辑运算的一些说明性示例，但是公开的主题不限于此，并且可以包括异步运算或它们的混合。在一个实施例中，组合逻辑运算可以包括多个互补金属氧化物半导体(CMOS)晶体管。在各种实施例中，这些CMOS晶体管可以布置成执行逻辑运算的门；但是理解的是，其他技术可以在公开的主题的范围内被使用并且在公开的主题的范围内。

根据公开的主题的信息处理系统700还可以包括易失性存储器720(例如，随机存取存储器(RAM))。根据公开的主题的信息处理系统700还可以包括非易失性存储器730(例如，硬盘驱动器、光学存储器、NAND或闪存)。在一些实施例中，易失性存储器720、非易失性存储器730或它们的组合或部分可以被称为“存储介质”。在各种实施例中，易失性存储器720和/或非易失性存储器730可以被配置为以半永久形式或基本上永久形式存储数据。

在各种实施例中，信息处理系统700可以包括一个或更多个网络接口740，所述一个或更多个网络接口740被配置为允许信息处理系统700作为通信网络的一部分并且经由通信网络进行通信。Wi-Fi协议的示例可以包括但不限于电气和电子工程师协会(IEEE)802.11g、IEEE 802.11n。蜂窝协议的示例可以包括但不限于：IEEE 802.16m(又名无线-MAN(城域网))高级、长期演进(LTE)高级、增强数据速率GSM(全球移动通信系统)演进(EDGE)、演进高速分组接入(HSPA+)。有线协议的示例可以包括但不限于IEEE 802.3(又名以太网(Ethernet))、光纤信道、电力线通信(例如，HomePlug、IEEE 1901)。理解的是，以上仅仅是一些说明性示例，公开的主题不限于此。

根据公开的主题的信息处理系统700还可以包括用户接口单元750(例如，显示适配器、触觉接口、人机接口装置)。在各种实施例中，该用户接口单元750可以被配置为从用户接收输入和/或向用户提供输出。也可以使用其他种类的装置来提供与用户的交互；例如，提供给用户的反馈可以是任何形式的感觉反馈(例如，视觉反馈、听觉反馈或触觉反馈)；并且可以以任何形式接收来自用户的输入(包括声学输入、语音输入或触觉输入)。

在各种实施例中，信息处理系统700可以包括一个或更多个其他装置或硬件组件760(例如，显示器或监视器、键盘、鼠标、相机、指纹读取器、视频处理器)。理解的是，以上仅仅是一些说明性示例，公开的主题不限于此。

根据公开的主题的信息处理系统700还可以包括一条或更多条系统总线705。在这样的实施例中，系统总线705可以被配置为通信地连接处理器710、易失性存储器720、非易失性存储器730、网络接口740、用户接口单元750和一个或更多个硬件组件760。由处理器710处理的数据或从非易失性存储器730的外部输入的数据可以存储在非易失性存储器730或易失性存储器720中。

在各种实施例中，信息处理系统700可以包括或执行一个或更多个软件组件770。在一些实施例中，软件组件770可以包括操作系统(OS)和/或应用。在一些实施例中，OS可以被配置为向应用提供一个或更多个服务，并且管理或者用作信息处理系统700的各种硬件组件(例如，处理器710、网络接口740)和应用之间的中介。在这样的实施例中，信息处理系统700可以包括一个或更多个本地应用，所述一个或更多个本地应用可以本地安装(例如，在非易失性存储器730内)并且被配置为由处理器710直接执行并直接与OS交互。在这样的实施例中，本地应用可以包括预编译的机器可执行代码。在一些实施例中，本地应用可以包括被配置为将源代码或目标代码转换成随后由处理器710执行的可执行代码的脚本解释器(例如，C shell(csh)、苹果脚本(AppleScript)、自动热键(AutoHotkey))或虚拟执行机(VM)(例如，Java虚拟机、微软公共语言运行时)。

可以使用各种封装技术来封装上述半导体装置。例如，根据公开的主题的原理构造的半导体装置可以使用以下技术中的任一种来封装：层叠封装(POP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插封装(PDIP)技术、华夫裸片封装技术、晶片形式的裸片技术、板上芯片(COB)技术、陶瓷双列直插封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料方型扁平封装(PQFP)技术、小外形封装(SOIC)技术、收缩型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、薄四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶片级制造封装(WFP)技术、晶片级处理堆叠封装(WSP)技术和如本领域技术人员将了解的其他技术。

方法步骤可以由一个或更多个可编程处理器执行，所述一个或更多个可编程处理器执行计算机程序以通过对输入数据进行操作并生成输出来执行功能。方法步骤还可以由专用逻辑电路(例如，FPGA(现场可编程门阵列)或ASIC(专用集成电路))执行，并且设备可以被实现为专用逻辑电路(例如，FPGA(现场可编程门阵列)或ASIC(专用集成电路))。

在各种实施例中，计算机可读介质可以包括指令，所述指令在被执行时使得装置执行方法步骤的至少一部分。在一些实施例中，计算机可读介质可以被包括在磁介质、光学介质、其他介质或它们的组合(例如，CD-ROM、硬盘驱动器、只读存储器、闪存驱动器)中。在这样的实施例中，计算机可读介质可以是有形地且非瞬时地实现的制品。

虽然已经参照示例实施例描述了公开的主题的原理，但是对于本领域技术人员将明显的是，在不脱离这些公开的概念的精神和范围的情况下，可以对其进行各种改变和修改。因此，应理解的是，以上实施例不是限制性的，而仅是说明性的。因此，公开的构思的范围将由权利要求及其等同物的最宽可允许解释来确定，并且不应受前述描述的约束或限制。因此，将理解的是，所附权利要求意图覆盖落入实施例的范围内的所有这样的修改和改变。