具体实施方式

在随后的描述中，示出了各种具体细节，目的在于能够深入理解实施例。实施例可以在没有一个或多个特定细节的情况下提供，或者与其他方法、部件、材料等一起提供。在其他情况下，不详细地示出或描述已知结构、材料或操作，以便不会模糊实施例的各个方面。

在本说明书的框架中提及“一个实施例”旨在指示与该实施例有关描述的特定配置、结构或特性被包括在至少一个实施例中。因此，在本说明书各处出现的诸如“在一个实施例中”等的措辞不一定是指同一个实施例。此外，特定构造、结构或特性可在一个或多个实施例中以适当的方式组合。

本文使用的参考文献只是为了方便而提供的，因此不限定保护范围或实施例的范围。

一些实施例涉及一种电路装置以及用于控制该电路装置的相应方法，该电路装置操作以保证微处理器和在电路装置中所包括的从电路的多个外围设备之间的适当通信，诸如在多个外围设备中的外围设备共享单个时钟信号源的情况下，然而必须使用不同的定时来生成时钟信号。

因此，图1是由参考标号10指定的电路装置的示意图，其包括微处理器11和从电路12(例如，其中从电路12被实施为集成电路)。在具体示出的示例中，从电路12是同步类型的降压控制器，其中降压控制器控制降压(下降)开关功率转换器。降压控制器12包括多个外围设备(包括串行通信外围设备或串行接口122)以及用于访问非易失性存储器125的非易失性存储器接口124。微处理器11在从电路12的单输入时钟焊盘CLK_IN上提供外部时钟信号CKE。可以注意到，由于从电路12在电路装置10内实施本文描述的用于管理多个外围设备的解决方案，所以针对从电路12中的每个外围设备的选择，一些实施例优选地不包括芯片选择、设备地址匹配以及通信开始/停止或确认的任何机制，目的是减少其自身引脚的数目。

在一些实施例中，连续时钟信号CLK_EXT的施加必须在不影响串行接口122的正确操作的情况下发生。在一些实施例中，串行接口122不得与非易失性存储器接口124同时作用，并且基于时钟时隙IF_CLK发生数据传输。

图1仅示出了外围设备122和124/125，但是诸如下文所述的一些实施例使微处理器11能够与从电路12内部的可能外围设备通信，并且要求具有不同定时的时钟源，然而它们从在单个焊盘(例如，输入时钟焊盘CLK_IN)上接收的时钟信号开始提供。

在图1所述的电路装置10中，从电路12还包括输入数据焊盘DIN和输出数据焊盘DOUT。串行接口122与微处理器11的通信设想使用接口输入数据和输出数据总线IDI和IDO以及接口时钟信号IF_CLK，接口输入数据和输出数据总线IDI和IDO被耦合用于分别在输入数据焊盘DIN的输入处以及在输出数据焊盘DOUT的输出处提供由相同参考标号指定的相应信号，接口时钟信号IF_CLK来自于当前单输入时钟焊盘CLK_IN上的外部时钟信号CKE，以用于访问对在从电路12中所包括的内部寄存器组123的读取/写入。内部寄存器组123包括用于存储数据D的多个寄存器，并且由123b指定多个寄存器中的一个寄存器。寄存器组123还包括特定命令存储寄存器123a和解锁寄存器123c。因此，串行接口122被配置用于与内部寄存器组123交换在接口输入总线IDI上接收的串行数据D；例如，其被配置用于在内部寄存器123中读取和写入串行数据D。

在主/从通信协议的框架中作为主机进行操作的微处理器11管理与串行接口122的通信，当请求对内部寄存器123的读取或写入的访问时从外部向串行接口122提供接口时钟IF_CLK(其直接来自外部时钟CKE)，并且在结束对内部寄存器123的访问时移除输入时钟IF_CLK。关于这点，图2示出了在寄存器123b中写入的示例，该寄存器表示寄存器组123的通用数据存储寄存器。特别地，图2示出了电路装置10的逻辑信号的根据时间t的示图。

在图2中，IDI和IDO表示相应接口输入和输出数据总线的输入和输出的信号。

通过CKE表示在单输入时钟焊盘CLK_IN上存在的外部时钟信号，该信号被提供给非易失性存储器接口124以用于访问非易失性存储器125。从上面的外部时钟信号CKE得到接口时钟IF_CLK；从而，两个信号CLK_EXT和IF_CLK一致，并且用图2中相同的时序图表示。

此外，图2示出了存储在寄存器123b中的逻辑值的时序图，数据D的值被存储在作为组123中的内部寄存器的示例的寄存器123b中。

因此，图2的示图还表示存储在内部寄存器组123中所包括的命令存储寄存器123a中的值的时序图，其中存储的值表示用于访问非易失性存储器125的命令，例如读取或写入命令。在从该寄存器输出时，根据其内容，由此存在一个值，因此根据时间的信号(表示存储器写入信号WM和存储器读取信号RM)被提供给非易失性存储器接口124，非易失性存储器接口124被配置用于根据上述信号RM、WM的值建立其自己的访问模式。图2中示出了经由串行接口122写入寄存器123b的操作。唯一活动的信号是接口输入总线IDI上的数据信号，该接口输入总线IDI通过将数据D写入寄存器123b而在接口时钟IF_CLK的控制下进行操作。在这种情况下，由于时钟信号被发送到接口122用于其操作，所以用于访问存储器125的存储器写入信号WM和存储器读取信号RM不是必要的并且是不活动的；在该示例中，它们处于低逻辑电平。

代替地，如图3所示，非易失性存储器接口124基于在与接口时钟IF_CLK相同的焊盘CLK_EXT上提供的连续时钟CLK_EXT来管理对非易失性存储器125的读取/写入的访问。

在这种情况下，微处理器11经由串行接口122发送预设数目的接口时钟脉冲IF_CLK，即，给定长度脉冲的时隙或时间间隔PT，预设数目的接口时钟脉冲IF_CLK被设计成：在专用内部寄存器(即，命令存储寄存器123a)上，基于信号WM还是信号RM被断言，编程由访问数据或值A指示的将对非易失性存储器125进行的访问操作的类型，即，写入或读取访问。

图3示出了在命令存储寄存器123a中(例如，用逻辑零初始化)在给定时刻加载指示将对存储器进行的访问类型的上述访问数据A，而在该时刻之前，在命令存储寄存器123a中存在逻辑零。

一旦操作已被编程，在连续模式CT中，连续时钟CLK_EXT在输入时钟焊盘CLK_IN上被提供给非易失性存储器接口124，非易失性存储器接口124管理非易失性存储器125上所需的读取或写入操作。

在非易失性存储器125的操作期间，串行接口122处于活动状态，并且在连续时钟CLK_EXT的每个脉冲处，继续读取和解码在接口输入数据总线IDI上存在的信息，由此可能以不受控制和不期望的方式改变状态。

出于这个原因，一些实施例在与非易失性存储器接口124通信以及随后对非易失性存储器125的访问进行时，阻止对串行接口122的输入处的数据进行采样。

在一些实施例中，为了解决时钟共享的问题，当串行接口122不需要活动时，由第一逻辑电路126生成锁定信号LK。具体地，该锁定信号LK锁定串行接口122内部的移位寄存器122a，并且当非易失性存储器125的读取或写入操作已经在内部寄存器123上被编程时或者还在设备的特定操作模式(例如，可要求来自外部的连续时钟并且不设想串行外围设备122的活动的测试模式)期间，该锁定信号LK被生成。

在图1中并且参照图4的时序图，由此表示逻辑锁定信号LK，其由锁定逻辑控制电路126生成并且被提供给串行接口122，串行接口122被配置用于：在接收到设置为给定逻辑状态(在该示例中为高逻辑状态)的该锁定信号LK之后，阻止串行数据D的传输，特别是通过阻止移位寄存器122a中的存储。

更准确地，如图2所示，数据D是如下数据，该数据由于利用接口时钟IF_CLK在接口输入数据总线IDI上传输串行数据而被存储在内部寄存器123中。

高锁定信号LK不阻止串行数据在接口输入数据总线IDI上的传输，而是例如由于以下原因而锁定串行接口122内部的移位寄存器122a：

设备的要求连续时钟的特定操作模式；或者

图4所示的数据A，被写入专用寄存器(例如，命令存储寄存器123a)，以用于执行对非易失性存储器125的访问WM/RD的操作。

以这种方式，当微处理器11连续地(以连续模式CT)发送外部时钟CKE时，串行接口122不会以不期望的方式演变，这对于例如访问非易失性存储器125或者执行测试模式是必要的。在一些实施例中，在连续模式CT期间，接口输入数据线IDI同时保持在低电平。

锁定信号LK还被提供给第二逻辑控制电路121，第二逻辑控制电路121通过其输出数据焊盘DOUT将锁定信号LK发送给微处理器11。当微处理器11在给定逻辑状态(在该示例中为指示接口122的锁定状态的高逻辑状态)下接收到锁定信号LK时，微处理器11被配置用于根据连续时钟模式向从电路12发送外部时钟信号CKE，以用于执行所要求的操作模式，特别用于访问非易失性存储器125。

此外，图1(和图4)中示出解锁逻辑信号CRLK，其由寄存器组123的特定解锁寄存器123c(特别地，用于解锁移位寄存器122a的寄存器)的内容生成，并且被提供给第一锁定逻辑控制电路126，以用于在一逻辑状态(在该示例中为低逻辑状态)下复位锁定信号LK，其中，串行数据的给定传输不再被阻止；即，其被使能。

因此，通过第二逻辑电路121，在从电路12的输出焊盘DOUT上的输出处生成锁定信号LK，使得微处理器11被通知：串行外围设备(例如，串行接口122)已被锁定。应当注意，第一逻辑电路126和第二逻辑电路121可形成从电路12内部的一个且相同的单个逻辑电路的一部分。

因此，在一些实施例中，微处理器11在接收到锁定信号LK之后被配置用于：在连续模式CT中，在从电路12的输入处的焊盘CLK_IN上，发送外部时钟CKE作为连续时钟CLK_EXT，对于与非易失性存储器接口124通信或者执行所要求的操作模式(例如，测试模式)是必要的，而不引起串行外围设备122的不期望操作。

在微处理器11需要再次访问串行接口122的情况下(例如，在连续模式CT之后)，例如为了在寄存器组123中写入数据，需要内部逻辑(即，具体地，第一逻辑电路126)根据串行通信所要求的模式擦除锁定信号LK，并生成接口锁定信号IF_CLK。

根据一个实施例，这可以经由在图4和图5的时序图中表示的两个不同的擦除模式来进行。

在第一模式中，当内部存储器125中的读取/写入操作已经完成时，擦除以自动方式发生。关于这点，第一逻辑电路126从接口124接收信号RM、WM，并基于信号RM和WM来确定何时完成了内部存储器125中的读取/写入操作。

因此，图4示出了如下信号的时序图，该信号表示根据该第一模式操作在本文所述电路装置10中进行操作的信号。最初，以逻辑值(例如，零或低逻辑值)来初始化命令存储寄存器123a的逻辑内容。当命令存储寄存器123a的逻辑内容表示读取操作时，相应的信号RM达到高逻辑电平DH，微处理器11发送连续时钟信号CLK_EXT，该连续时钟信号CLK_EXT包括读取脉冲序列，并且与以连续模式发送外部时钟信号CKE同时，第一逻辑电路126被配置用于断言锁定信号LK，锁定信号LK例如达到高逻辑电平，禁止串行接口122的操作，特别是移位寄存器122的操作。输出总线IDO上的输出信号达到高逻辑电平。当命令存储寄存器123a的逻辑内容DH改变时，例如它们返回零序列，读取信号RM返回到低逻辑电平，从而第一逻辑电路126(其接收读取信号RM)被配置用于去激活锁定信号LK，尤其是将其发送回低逻辑电平，例如响应于读取信号RM返回到低逻辑电平。串行接口122再次被使能进行操作。

应当注意，当完成存储器的读取或写入操作时，生成信号RM/WM的寄存器123a被自动擦除。通过管理对存储器的访问的操作的接口124提供相应的状态信息，并且被用作清除上述寄存器的信号。

根据第二擦除模式，在通过微处理器11在串行接口122的输入处的接口输入数据总线IDI上和接口时钟信号IF_CLK上提供解锁序列之后，擦除锁定信号LK，这被解释为在专用寄存器上写入的操作，由此生成解锁信号CRLK。

在生成解锁信号CRLK之后，第一逻辑电路126将锁定信号LK复位为低逻辑电平，从而解锁接口122的移位寄存器122a。

在本文描述的实施例中，图5所示的解锁序列通过微处理器11启动，当希望再次使用串行接口122时，微处理器11在外围设备122的输入处将接口输入数据总线IDI设置为例如高逻辑电平，然而在接口时钟信号线IF_CLK上不生成任何时钟信号。

接下来，继续维持接口输入数据总线IDI为高，微处理器11发送用于在寄存器组123的专用寄存器123c(其内容在图5中表示)中写入解锁信号CRLK所需的接口时钟脉冲IF_CLK的序列。寄存器123c的地址通过处于高逻辑电平的接口输入数据线IDI来确定。

此时，经由锁定信号LK的擦除来解锁串行接口122的移位寄存器122a。

然后，微处理器11在希望通过串行接口122访问另一内部寄存器123时，移除线CLK_EXT上的连续时钟，并且发送接口时钟IF_CLK和接口输入数据线IDI上的数据。

如果将要再次锁定串行接口122，则必须通过在专用寄存器123c中写入值‘0’来擦除解锁信号CRLK。

参考定时模式CT和PT，与非易失性存储器接口124的通信操作需要施加连续时钟信号CLK_EXT，例如根据发送脉冲的连续序列的定时模式CT。例如，非易失性存储器接口124通过在非易失性存储器125中执行在专用寄存器123中进行编程的操作，在存在连续时钟CLK_EXT的情况下进行操作。当将要锁定非易失性存储器接口124时，不对继续以连续模式进行操作的连续时钟CLK_EXT采取任何操作，但是命令存储寄存器123a用NOP(无操作)指令来编程。当朝向寄存器123的串行接口122未被锁定(锁定信号LK处于低电平)时，在每个时钟脉冲接口IF_CLK处，其将在接口输入数据总线IDI上存在的数据传送到内部移位寄存器122a。这些数据对设备的各种配置或操作模式进行编码，其中还包括用于存储器125的命令。

因此，根据已经描述的内容清楚地知道，在一些实施例中，电路装置10包括从电路12，从电路12从主电路11(例如，在该示例中为微处理器11)接收外部时钟信号CKE，从电路12包括多个外围设备，该多个外围设备接收从外部时钟信号获得的相应时钟信号(无论是接口时钟信号IF_CLK还是连续时钟信号CLK_EXT)，其中，通过主电路11根据针对多个外围设备中的相应外围设备的至少两个不同的定时模式(例如，用于通过相应接口124实现对存储器125的访问的连续定时模式CT，以及具有用于控制串行接口122的脉冲时隙或模式PT的定时模式)来发送外部时钟信号CKE。具体地，一些实施例使得可以经由通过对内部寄存器(例如，123a)进行编程而生成的相应锁定信号来使能/禁用通用外围设备，内部寄存器生成相应信号或设置使能锁定信号的标志。

在该上下文中，图6示出了根据本发明的一个实施例的用于控制电路装置10的实施例方法100的流程图。因此，电路装置10被配置用于：

由从电路12接收(步骤110)来自主电路11的外部时钟信号CKE，

向从电路的多个外围设备分配(步骤120)从外部时钟信号CKE获得的相应时钟信号IF_CLK、CLK_EXT。该分配操作(步骤120)包括：针对相应的外围设备(在该示例中，多个外围设备中的相应串行接口122和相应非易失性存储器接口124)，根据至少两个不同的定时模式(例如，连续定时模式CT和脉冲时隙定时模式PT)发送外部时钟信号CKE。

根据一些实施例，电路装置10被配置用于实施以下操作：

例如经由访问信号RM、WM，检测(步骤130)从电路12的给定操作模式，该从电路根据由串行接口122的至少一个外围设备使用的定时模式(例如，连续定时模式CT，其不同于例如脉冲时隙定时模式PT的定时模式)，并且在检测到操作模式时，请求接收外部时钟信号CKE；

针对多个外围设备中的至少一个外围设备(在该示例中为串行接口122)生成(步骤140)至少一个锁定信号LK，锁定信号LK还通过从电路12的输出DOUT提供给主电路11。特别地，经由微处理器11，电路装置10被配置用于在从电路12的命令存储寄存器123a中编程表示给定操作模式的值(例如，RM、WM)(从电路特别地经由串行接口122进行接口)，并且通过读取被编程的寄存器(即，命令存储寄存器123a)中表示给定操作模式的值来检测给定操作模式；以及

在通过主电路(例如，微处理器11)接收到锁定信号之后，尤其是由主电路或微处理器，根据不同的定时模式(例如，连续定时模式CT)发送(150)外部时钟信号CKE。

图6还示出了附加擦除过程，包括：在步骤150之后，验证(步骤160)是否要求使用具有不同定时的外围设备(例如，接口122)，并且在肯定的情况下，以不同的定时模式执行擦除锁定信号LK和发送时钟信号CKE的步骤170。图6中示出了经由解锁信号CRLK的生成进行的擦除操作(即，第二擦除模式)，但是步骤170还可以经由第一擦除模式来实施，例如通过检测外围设备上的操作请求(例如，对非易失性存储器125的访问)的结束。

当微处理器试图对从电路或设备内部的其他外围设备执行操作时，一些实施例有利地使能(例如，当针对另一类型的通信或者针对电路装置的特定操作模式连续地生成时钟信号时)对上述外围设备的禁止(例如，否则在其不需要与微处理器通信时发现自身处于不确定的状态或者会执行不期望的操作)。一些实施例有利地允许微处理器在外围设备激活时改变时钟的生成模式。

有利地，一些实施例使能从电路12具有减少数目的管脚，可以省略例如用于选择从电路中的每个外围设备的机制的实施，例如芯片选择、设备地址匹配和通信开始/停止或确认。

当然，在不损害本发明原理的情况下，构造的细节和实施例可相对于纯粹通过示例在本文中描述和说明的内容大幅地变化，而不因此偏离由随附权利要求限定的本发明的范围。