具体实施方式

以下，参照附图对实施方式进行说明。另外，在各图中，对于相同的要素赋予相同的标号。

图1是实施方式的半导体装置1的示意俯视图。

图2是图1的A－A’线剖面图。

半导体装置1具备半导体部50、共用电极30、第1电极10、第2电极20、第1控制电极71和第2控制电极72。

半导体部50具有半导体基板53、设置在半导体基板53上的第1半导体层54、设置在第1半导体层54内的第2半导体层13及第3半导体层14、设置在第2半导体层13内的第4半导体层15和设置在第3半导体层14内的第5半导体层16。

半导体基板53例如是n型的硅基板。第1半导体层54例如是n型的硅层。第1半导体层54的n型杂质浓度比半导体基板53的n型杂质浓度低。第1半导体层54例如在半导体基板53上外延成长。

第2半导体层13及第3半导体层14例如是p型的硅层。第1半导体层54与第2半导体层13的底面、侧面、第3半导体层14的底面及侧面接触。

第4半导体层15及第5半导体层16例如是n型的硅层。第4半导体层15及第5半导体层16的n型杂质浓度比第1半导体层54的n型杂质浓度高。第2半导体层13与第4半导体层15的底面及侧面接触。第3半导体层14与第5半导体层16的底面及侧面接触。

第1半导体层54的表面、第2半导体层13的表面、第3半导体层14的表面、第4半导体层15的表面及第5半导体层16的表面构成半导体部50的第1面51。半导体基板53的背面构成半导体部50的第2面52。

半导体部50在第1面51与第2面52之间具有第1区域61和第2区域62。第1区域61和第2区域62在半导体部50的面方向(与第1面51或第2面52平行的方向)上相邻。

半导体基板53及第1半导体层54共同地设置在第1区域61及第2区域62。第2半导体层13及第4半导体层15设置在第1区域61。第3半导体层14及第5半导体层16设置在第2区域62。

在第1区域61设置有多个第1控制电极71。第1控制电极71例如是沟槽栅极，在第1区域61内在半导体部50的厚度方向上延伸。第1控制电极71的上表面、侧面及底面被绝缘膜73覆盖。第1控制电极71的侧面隔着绝缘膜73与第2半导体层13对置。

在第2区域62设置有多个第2控制电极72。第2控制电极72例如是沟槽栅极，在第2区域62内在半导体部50的厚度方向上延伸。第2控制电极72的上表面、侧面及底面被绝缘膜74覆盖。第2控制电极72的侧面隔着绝缘膜74与第3半导体层14对置。

这里，将在平行于半导体部50的第1面51或第2面52的面内相互正交的两个方向在图1中设为X方向及Y方向。图2所示的第1控制电极71及第2控制电极72在X方向上延伸。

在半导体部50的第1区域61中的第1面51上设置有第1电极10。第1电极10具有在半导体部50的第1面51中与第4半导体层15接触的第1金属部11和设置在第1金属部11上的第2金属部S1。

第1金属部11的面积比第2金属部S1的面积大。第1金属部11的面积表示第1金属部11与半导体部50的第1面51接触的面积或第1金属部11的表面(图2中的上表面)的面积。第2金属部S1的面积表示第2金属部S1的表面(图2中的上表面)的面积。换言之，X－Y平面中的第1金属部11的至少一部分的面积比X－Y平面中的第2金属部S1的至少一部分的面积大。

第1金属部11例如主要含有铝，作为降低与半导体部50的接触电阻的接触层发挥功能。在第2金属部S1的最外表面上，包括例如焊料浸润性良好的金膜。在该金膜与第1金属部11之间，形成提高这两者的密接性的例如镍膜。

在半导体部50的第1区域61中的第1面51上，设置有第1配线层77。第1配线层77与第1控制电极71电连接。在第1配线层77与第1电极10之间以及第1配线层77与半导体部50之间，设置有绝缘膜75。

在半导体部50的第2区域62中的第1面51上，设置有第2电极20。第2电极20具有在半导体部50的第1面51中与第5半导体层16接触的第3金属部21和设置在第3金属部21上的第4金属部S2。

第3金属部21的面积比第4金属部S2的面积大。第3金属部21的面积表示第3金属部21与半导体部50的第1面51接触的面积或第3金属部21的表面(图2中的上表面)的面积。第4金属部S2的面积表示第4金属部S2的表面(图2中的上表面)的面积。换言之，X－Y平面中的第3金属部21的至少一部分的面积比X－Y平面中的第4金属部S2的至少一部分的面积大。

第3金属部21例如主要含有铝，作为降低与半导体部50的接触电阻的接触层发挥功能。在第4金属部S2的最外表面包括例如焊料浸润性良好的金膜。在该金膜与第3金属部21之间，形成提高这两者的密接性的例如镍膜。

在半导体部50的第2区域62中的第1面51上，设置有第2配线层78。第2配线层78与第2控制电极72电连接。在第2配线层78与第2电极20之间以及第2配线层78与半导体部50之间设置有绝缘膜76。

在半导体部50的第1面51上设置有绝缘膜80。绝缘膜80将第1电极10的第1金属部11及第2电极20的第3金属部21覆盖。此外，绝缘膜80将第1电极10的第2金属部S1的侧面及第2电极20的第4金属部S2的侧面覆盖。第1电极10的第2金属部S1的表面及第2电极20的第4金属部S2的表面从绝缘膜80露出。

在半导体部50的第2面52(半导体基板53的背面)设置有共用电极30。共用电极30在半导体部50的第1区域61及第2区域62中共同设置。

共用电极30含有电阻率比半导体基板53低的金属。共用电极30例如包含银膜。此外，共用电极30包含设置在银膜与第2面52之间而与第2面52接触的钛膜。钛膜作为降低与半导体部50的接触电阻的接触层发挥功能。在钛膜与银膜之间，可以设置提高这两者的密接性的例如镍膜。共用电极30还包含将银膜的表面覆盖的例如镍膜。将银膜的表面覆盖的镍膜防止因银的露出带来的硫化。

共用电极30的厚度比第1电极10的厚度及第2电极20的厚度厚。例如，共用电极30的厚度是约12μm，第1电极10的厚度是约8μm，第2电极20的厚度是约8μm。

半导体装置1通过以上说明的构造，具有共有共用电极30及半导体基板53的第1晶体管Q1和第2晶体管Q2。第1晶体管Q1和第2晶体管Q2在Y方向上相邻。第1晶体管Q1及第2晶体管Q2例如是MOSFET(Metal－Oxide－Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。

第1电极10作为第1晶体管Q1的源极电极发挥功能，第4半导体层15作为与第1电极10电连接的源极层发挥功能。如果向第1控制电极71施加规定电压，则在第2半导体层13的与第1控制电极71对置的部分诱发沟道。

第2电极20作为第2晶体管Q2的源极电极发挥功能，第5半导体层16作为与第2电极20电连接的源极层发挥功能。如果向第2控制电极72施加规定电压，则在第3半导体层14的与第2控制电极72对置的部分诱发沟道。

第1电极10和第2电极20相互离开而配置，相互绝缘分离。如在图1中用虚线表示的那样，第1电极10的第1金属部11遍及形成有第1晶体管Q1的区域的大致整面扩展，第2电极20的第1金属部21遍及形成有第2晶体管Q2的区域的大致整面扩展。

在第1电极10的第1金属部11上，例如设置有两个第2金属部S1。在第2电极20的第3金属部21上，例如设置有两个第4金属部S2。第1电极10的第2金属部S1及第2电极20的第4金属部S2作为负责与外部电路的电连接的源极焊盘发挥功能。

此外，在半导体部50的第1面51上，设置有经由第1配线层77与第1控制电极71电连接的第1控制焊盘G1和经由第2配线层78与第2控制电极72电连接的第2控制焊盘G2。第1控制焊盘G1的周围及第2控制焊盘G2的周围被绝缘膜80覆盖，第1控制焊盘G1的表面及第2控制焊盘G2的表面从绝缘膜80露出。

实施方式的半导体装置1例如安装于充放电电路，作为对充放电双向的电流的导通进行控制的开关使用。第1晶体管Q1和第2晶体管Q2共有漏极部(半导体基板53及共用电极30)，第1晶体管Q1的第1电极(源极电极)10和第2晶体管Q2的第2电极(源极电极)20分别与电气独立的(被赋予不同的电位的)端子连接。经由共用电极30，在第1晶体管Q1与第2晶体管Q2之间流过电流。电流容易流过阻抗更低的路径，容易在共用电极30集中流动到与半导体部50的分界面附近。

图5是半导体装置1安装在配线基板100上的状态的示意剖面图。

半导体装置1以共用电极30朝上的状态安装到配线基板100上。半导体装置1的第2金属部S1、第4金属部S2、第1控制焊盘G1及第2控制焊盘G2经由接合部件(例如焊料)90与配线基板100的导体部101接合。

在共用电极30、第1电极10及第2电极20使用的金属的线膨胀系数比半导体部50的线膨胀系数高，金属比半导体部50更容易热膨胀。由于该金属的热膨胀，在半导体装置1中可能产生形变或翘曲。晶片状态的翘曲使得单片化变得困难，单片化后的状态的翘曲成为向配线基板100的安装不合格的原因。共用电极30的薄膜化对于翘曲的抑制是有效的，但另一方面，还要求通过使共用电极30变厚来增加两个晶体管Q1、Q2间的电流路径的截面积，使接通电阻降低，所以共用电极30的薄膜化有限制。

根据本实施方式，如图2所示，在共用电极30形成有多个槽31。槽31例如沿着第1控制电极71和第2控制电极72延伸的方向(X方向)延伸。或者，槽31也可以沿着与第1控制电极71和第2控制电极72延伸的方向相交的方向(Y方向)延伸。槽31是在共用电极30的表面上具有开口，不将共用电极30贯通的有底槽。因而，经由共用电极30来确保两个晶体管Q1、Q2间的电流的导通。

通过在共用电极30上形成槽31，共用电极30的体积的一部分减小，此外形成凹凸，能够局部缓和因共用电极30的热膨胀带来的翘曲。由此，能够在实现由共用电极30的厚膜化带来的导通电阻的降低的同时，抑制因共用电极30的热膨胀带来的翘曲。

图3(a)是其他实施方式的半导体装置的示意剖面图。

通过在第1电极10和第2电极20形成槽12、13、22、23，能够抑制因第1面51侧的金属的热膨胀带来的翘曲。

在第1电极10的第1金属部11形成有贯通槽12。贯通槽12将第1金属部11贯通，将第1金属部11分断为多个部分。在贯通槽12内形成有第2金属部S1的一部分。在第2金属部S1的表面形成有有底的槽13。

在第2电极20的第3金属部21形成有贯通槽22。贯通槽22将第3金属部21贯通，将第3金属部21分断为多个部分。在贯通槽22内形成有第4金属部S2的一部分。在第4金属部S2的表面形成有有底的槽23。

参照图1如上所述，在X-Y平面中，第1金属部11的面积比第2金属部S1的面积大，第3金属部21的面积比第4金属部S2的面积大。因而，在第1面51侧的金属(第1电极10及第2电极20)处，第1金属部11及第3金属部21的膨胀比第2金属部S1及第4金属部S2的膨胀对于翘曲的影响更大，通过将这样的第1金属部11和第3金属部21用贯通槽12、22分断，对于翘曲的抑制是有效的。

在第2金属部S1的表面及第4金属部S2的表面设置有图5所示的接合部件90。通过在这样的第2金属部S1的表面及第4金属部S2的表面上形成槽13、23，与接合部件90接合的表面积增加，与接合部件90的接合强度变高。

在图3(a)中，表示了在第1电极10和第2电极20的两者形成槽12、13、22、23的例子，但也可以仅在第1电极10和第2电极20的某一个形成槽。

此外，也可以不在共用电极30形成槽31，而在第1电极10和第2电极20形成槽。但是，如上述那样，为了降低导通电阻，共用电极30优选的是形成为比第1电极10及第2电极20厚，在比第1电极10及第2电极20厚的共用电极30形成槽31时翘曲抑制的效果更高。

图3(b)是另一其他实施方式的半导体装置的示意剖面图。

在半导体装置的端部的共用电极30形成的槽31的密度比在半导体装置的中央部(包括半导体装置的面方向的中心的区域)的共用电极30形成的槽31的密度高。这样的结构提高了对由共用电极30的膨胀带来的半导体装置的翘曲的抑制效果。

图4是另一其他实施方式的半导体装置的示意斜视图。

在图4中，X方向及Y方向与图1的X方向及Y方向对置。此外，设与X方向及Y方向正交而沿着半导体部50的厚度方向的方向为Z方向。

在设置在半导体部50的第2面52的共用电极30形成有贯通槽32。贯通槽32将共用电极30贯通，将共用电极30分断为多个部分。贯通槽32沿着第1晶体管Q1和第2晶体管Q2相邻的Y方向延伸。共用电极30在X方向上分断。因而，确保了经由共用电极30的第1晶体管Q1与第2晶体管Q2之间的电流的导通。

对于以上说明的半导体要素的导电型，n型和p型也可以相反。此外，半导体部50的材料除了硅以外，也可以是碳化硅、氮化镓。此外，第1控制电极71及第2控制电极72并不限于沟槽栅构造，也可以是平面栅构造。

说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。