阅读说明：本技术 在源极/漏极区中形成凹槽的方法和由此形成的器件 (Method of forming recesses in source/drain regions and devices formed thereby ) 是由 黄玉莲 于 2018-09-14 设计创作，主要内容包括：本文公开的实施例总体上涉及用于在外延源极/漏极区中形成用于形成导电部件的凹槽的方法。在一些实施例中,在两步蚀刻工艺中形成凹槽,两步蚀刻工艺包括各向异性蚀刻以形成垂直开口和各向同性蚀刻以横向和垂直地扩展垂直开口的端部。凹槽可以在源极/漏极区与导电部件之间具有增加的接触面积,并且可以实现其间的减小的电阻。本发明实施例涉及在源极/漏极区中形成凹槽的方法和由此形成的器件。(Embodiments disclosed herein generally relate to methods for forming recesses in epitaxial source/drain regions for forming conductive features. In some embodiments, the recess is formed in a two-step etching process that includes an anisotropic etch to form a vertical opening and an isotropic etch to laterally and vertically expand the end of the vertical opening. The recess may have an increased contact area between the source/drain region and the conductive feature and may enable a reduced resistance therebetween. Embodiments of the invention relate to methods of forming recesses in source/drain regions and devices formed thereby.)

在源极/漏极区中形成凹槽的方法和由此形成的器件

技术领域

本发明实施例涉及在源极/漏极区中形成凹槽的方法和由此形成的器件。

背景技术

半导体集成电路(IC)工业经历了快速增长。IC材料和设计方面的技术进步产生了几代IC，其中每代IC都具有比上一代IC更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。当诸如鳍式场效应晶体管(FinFET)的半导体器件通过各种技术节点按比例缩小时，已采用多种策略来提高器件性能，例如使用高k介电材料和金属栅电极结构。

发明内容

根据本发明的一些实施例，提供了一种半导体结构，包括：有源区，包括源极/漏极区；介电层，位于所述有源区上；和导电部件，穿过所述介电层到所述源极/漏极区并且接触所述源极/漏极区，其中，所述导电部件包括：颈部，穿过所述介电层；和端部，在所述源极/漏极区中延伸，其中，所述端部的宽度大于所述颈部的宽度。

根据本发明的另一些实施例，还提供了一种用于半导体处理的方法，所述方法包括：在有源区的源极/漏极区上方形成穿过介电层的垂直开口，以暴露所述源极/漏极区的上表面的部分；和扩展所述垂直开口以在所述介电层和所述源极/漏极区中形成扩展开口，其中，所述扩展开口包括：颈部，穿过介电层，其中，所述颈部具有第一宽度；和端部，位于所述源极/漏极区中，其中，所述端部具有大于所述第一宽度的第二宽度。

根据本发明的另一些实施例，还提供了一种用于半导体处理的方法，所述方法包括：在衬底上的有源区中形成源极/漏极区；在所述有源区和所述源极/漏极区上方形成介电层；各向异性地蚀刻穿过所述介电层以形成开口，所述开口暴露所述源极/漏极区的上表面的至少一部分；穿过所述开口，各向同性地蚀刻所述源极/漏极区，以横向和垂直地扩展所述开口的端部；以及在所述开口中形成导电部件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1和图2A-2B，图3A-3B，图4A-4B，图5A-5B，图6A-6B和图7A-7B是根据一些实施例的对应于示例性制造工艺中的各个阶段的半导体器件的一部分的三维示意图和截面图。

图8A-8B和图9A-9B是根据一些实施例的对应于另一示例性制造工艺中的各个阶段的半导体器件的一部分的示意性截面图。

图10示出了图5A的截面图的一部分，以进一步示出根据一些实施例的附加细节。

图11示出了根据一些实施例的图6A的截面视图的一部分，以进一步示出附加细节。

图12根据一些实施例示出了图7A的截面视图的一部分，以进一步示出附加细节。

图13根据一些实施例示出了图8A的截面视图的一部分，以进一步示出附加细节。

图14根据一些实施例示出了图9A的截面视图的一部分，以进一步示出附加细节。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

本文公开的实施例总体上涉及用于在外延源极/漏极区中形成凹槽以形成导电部件的方法。在一些实施例中，在包括各向异性蚀刻和各向同性蚀刻的两步蚀刻工艺中形成凹槽。凹槽可以在源极/漏极区与导电部件之间具有增加的接触面积，并且可以实现减小它们之间的电阻。

以上概括地概述了本公开中描述的实施例的一些方面。可以设想，本公开的概念可以实施为用于平面晶体管器件或用于三维晶体管器件(例如本公开中描述的半导体器件240)。本文所描述的方面的一些示例性器件包括鳍式场效应晶体管(FinFET)，水平全环栅(HGAA)FET，垂直全环栅(VGAA)FET，纳米线沟道FET，应变半导体器件，绝缘体上硅(SOI)器件或其他器件。

图1以三维视图示出了半导体器件240的示例。图2A-2B至图7A-7B以及图8A-8B至图9A-9B是根据一些实施例的对应于各个制造阶段的半导体器件240的一部分的示意性截面图。注意到，可以利用这里描述的方法来形成本文未出现的任何其他半导体结构。本领域普通技术人员应该认识到，形成半导体器件的完整工艺和相关结构未在附图中示出或在此描述。尽管在附图中示出了各种操作并且在此描述了各种操作，但并不意味着对这些步骤的顺序或中间步骤的存在或不存在进行限制。示出或描述为顺序的操作，除非明确说明，否则仅仅是为了解释的目的，而不排除各个步骤实际上以并行或重叠的方式实际执行的可能性，如果不是全部的话，至少部分。

如图1所示，半导体器件240具有在半导体衬底270上形成的鳍274。半导体衬底270可以是或者包括块状半导体衬底，绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未被掺杂。在一些实施例中，半导体衬底270的半导体材料可以包括包含硅(Si)或锗(Ge)的元素半导体；化合物半导体；合金半导体；或其组合。

每个鳍274提供形成一个或多个器件的有源区域。使用包括掩蔽、光刻和/或蚀刻工艺的合适工艺制造鳍274，以在衬底270中形成沟槽253，使鳍274从衬底270向上延伸。沟槽253然后可以填充有绝缘材料，诸如氧化物(例如氧化硅)，氮化物等或其组合。诸如通过使用可接收的蚀刻工艺来凹进绝缘材料以形成隔离区域278。凹进绝缘材料使得鳍274从相邻隔离区域278之间向上突出。

半导体器件240包括形成在鳍274的顶面上方并且沿着鳍274的侧壁的栅极结构251。栅极结构251垂直于鳍274纵向延伸。每个栅极结构251包括栅极电介质280，以及位于栅极电介质280上方的栅极层282，和位于栅极层282上方的掩模284。半导体器件240还包括设置在鳍274相对于栅极结构251的相对区域中的源极/漏极区292。

栅极结构251可以是在先栅极工艺中的可操作栅极堆叠件或可以是在替代栅极工艺中的伪栅极堆叠件。为简单起见，本文描述了替换栅极工艺；本领域普通技术人员将容易理解对本文描述的处理的修改以实现先栅极工艺。在替代栅极工艺中，栅极电介质280可以是界面电介质，并且栅极层282可以是伪栅极。用于栅极结构251的栅极电介质280，栅极层282和掩模284可以通过诸如通过适当的沉积技术顺序地形成各个层，然后诸如通过适当的光刻和蚀刻工艺将这些层图案化成栅极结构251来形成。界面电介质可包括或者是氧化硅，氮化硅等，或其多层。伪栅极可以包括或者可以是硅(例如多晶硅)或另一种材料。掩模可以包括或者可以是氮化硅、氮氧化硅、碳氮化硅等或其组合。

图1还示出了在后面的图中使用的参考截面。截面AA处于沿着例如相对的源极/漏极区292之间的鳍274中的沟道的平面中。截面BB处于垂直于截面AA的平面中，并且横跨鳍274中的源极/漏极区292。为了清楚起见，后面的附图涉及这些参考截面。以“A”标记结尾的以下附图示出了与截面AA相对应的处理的各种情况下的截面图，以“B”标记结尾的以下附图示出了与截面BB相对应的处理的各种情况下的截面图。图2A和2B示出了在图1的三维视图中描绘的半导体器件240的相应的截面图。

在图3A和3B中，沿着栅极结构251的侧壁(例如，栅极电介质280，栅极层282和掩模284的侧壁)并且在鳍274上方形成栅极间隔件286。栅极间隔件286可以例如通过共形地沉积用于栅极间隔件286的一个或多个层并且各向异性地蚀刻一个或多个层而形成。用于栅极间隔件286的一个或多个层可以包括与用于栅极结构251的材料不同的材料。在一些实施例中，栅极间隔件286可以包括或者可以是介电材料，诸如碳氧化硅，氮化硅，氮氧化硅，碳氮化硅等，它们的多层。

如图3A和3B所示，在形成栅极间隔件286之后，可以在鳍274中形成源极/漏极区292。在一些实例中，诸如图中所示，可以使用栅极结构251作为掩模在鳍274中蚀刻凹槽(使得凹槽形成在栅极结构251的相对侧上)，并且可以在凹槽中外延生长材料以形成源极/漏极区292。另外或可选地，可以通过使用栅极结构251作为掩模将掺杂剂注入到鳍274和/或外延源极/漏极区292中来形成源极/漏极区292(从而使得源极/漏极区形成在栅极结构251的相对侧上)。

取决于晶体管的导电类型，用于源极/漏极区292的材料可以被选择为包括或者是硅锗，碳化硅，硅磷，硅碳磷，锗，III-V族化合物半导体，II-VI族化合物半导体等。在一些示例中，SiGe可以包括在用于p型器件的源极/漏极区292中，而SiCP或SiP可以包括在用于n型器件的源极/漏极区292中。如图3B所示，由于隔离区域278的阻挡，源极/漏极区292中的材料首先在凹槽中垂直生长，在此期间源极/漏极区292不会水平生长。在完全填充凹槽之后，源极/漏极区292的材料可以垂直和水平地生长以形成小平面，小平面可以对应于半导体衬底270的晶面。在一些示例中，不同的材料用于p型器件和n型器件的外延源极/漏极区。在凹进或外延生长过程中适当的掩蔽可以允许不同的材料用于不同的器件。

如图3A所示，在栅极结构251之间形成外延源极/漏极区292来代替鳍274的移除部分。在一些实施例中，外延源极/漏极区292的沿着AA线的截面区域可以成形为类似六边形，但是可以实现其他截面区域，诸如由于用于使鳍264凹进的蚀刻工艺的其他形状。沿着AA线的截面区域可以具有高度292h，宽度292w。在一些实施例中，高度292h可以在约40nm至约50nm的范围内。在一些实施例中，宽度292w可以大于30nm，例如在约30nm至约50nm的范围内。

在图3B中，外延源极/漏极区292从鳍274沿着隔离区域278之间的凹槽外延生长。外延源极/漏极区292从隔离区域278之间的凹槽向上延伸，并且由于正在生长的材料的晶体取向形成沿着BB线的大致菱形形状，但是可以形成其他形状。在一些实施例中，外延源极/漏极区292可以沿着B-B线具有菱形截面区域，菱形截面区域具有顶角292Q。在一些实施例中，顶角292Q处于从约60度到约160度的范围内，例如从约70度到约80度。

在图3A和3B所示的实例中，当外延源极/漏极区292从外延源极/漏极区的相应底部至顶部横穿时，外延源极/漏极区292沿着相应截面具有变化的宽度。宽度从相应外延源极/漏极区292的顶部到外延源极/漏极区292的中间部分增加，然后从外延源极/漏极区292的中间部分到外延源极/漏极区292的底部减小。

在图4A和4B中，在形成源极/漏极区292之后，在源极/漏极区292的表面、栅极间隔件286的侧壁和顶面上、掩模284的顶面以及隔离区278的顶面上共形地形成接触蚀刻停止层(CESL)296。在CESL 296上形成第一层间电介质(ILD)297。可以使用任何合适的沉积技术来沉积CESL 296和第一ILD 297。CESL 296可以包括或者是氮化硅，碳氮化硅，碳氧化硅，碳氮化物等，或它们的组合。第一ILD 297可以包括或者是二氧化硅，低k介电材料(例如，具有低于二氧化硅的介电常数的材料)，氮氧化硅，磷硅酸盐玻璃(PSG)，硼硅酸盐玻璃(BSG)，硼磷硅酸盐玻璃(BPSG)，未掺杂的硅酸盐玻璃(USG)，氟硅酸盐玻璃(FSG)，有机硅酸盐玻璃(OSG)，SiOxCy，旋涂玻璃，旋涂聚合物，硅碳材料，其化合物。然后可以执行化学机械抛光(CMP)工艺以平坦化第一ILD 297和CESL 296并去除栅极结构251的掩模284，由此使第一ILD 297和CESL 296的顶面与栅极层282的顶面齐平。

在CMP工艺之后，使用一个或多个蚀刻工艺去除栅极结构251，使得可以在通过去除栅极结构251形成的凹槽中形成替换栅极结构228a，228b。在去除栅极结构251时，在去除了栅极结构251的栅极间隔件286之间形成凹槽，并且通过该凹槽暴露鳍274的沟道区。然后，在去除栅极结构251的凹槽中形成替换栅极结构228a，228b。

如图4A所示，替换栅极结构228a，228b每个可包括界面电介质220、栅极介电层222、一个或多个可选的共形层224、以及栅极金属填充物226。界面电介质220沿着沟道区形成在鳍274的顶面和侧壁上。界面电介质220可以是使用任何合适的沉积技术形成的氧化物(例如，氧化硅)，氮化物(例如，氮化硅)和/或另一介电层。

栅极介电层222可共形地沉积在其中栅极堆叠件被去除的凹槽中(例如，在界面电介质220和栅极间隔件286的侧壁上)以及第一ILD 297、CESL 296和栅极间隔件286的顶面上。栅极介电层222可以是或包括氧化硅，氮化硅，高k介电材料，其多层或其他介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐，其多层或其组合。

一个或多个可选的共形层224可以包括一个或多个阻挡和/或覆盖层以及一个或多个功函调整层。一个或多个阻挡层和/或覆盖层可以包括氮化钽，氮化钛等或其组合。一个或多个功函调整层可以包括或者是碳化铝钛，氧化铝钛，氮化铝钛等，或它们的组合。选择用于一个或多个功函调整层，阻挡层和/或覆盖层的材料，以便为晶体管实现所需的阈值电压(Vt)，该晶体管可以是p型晶体管或n-型晶体管。栅极金属填充物226形成在一个或多个共形层224上，如果实施的话，和/或栅极介电层222上方。栅极金属填充物226可填充其中去除栅极结构251的剩余凹槽。栅极金属填充物226可以是或包括含金属的材料，诸如钨、钴、铝、钌、铜、其多层、它们的组合等。

像CMP的平坦化工艺可以去除用于栅极金属填充物226、一个或多个共形层224以及栅极介电层222的位于第一ILD 297、CESL 296和栅极间隔件286的顶面之上的层的部分。因此，可以形成包括栅极金属填充物226、一个或多个共形层224、栅极介电层222和界面电介质220的替换栅极结构228。

在图5A和5B中，在平坦化工艺之后，在替换栅极结构228，第一ILD 297，栅极间隔件286和CESL 296上方形成第二ILD 230。第二ILD 230可以包括或者是二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等或其组合并且可以使用任何可接受的沉积技术沉积。

在形成第二ILD 230之后，穿过第二ILD 230，第一ILD 297和CESL 296形成至源极/漏极区292的源极/漏极接触开口以暴露源极/漏极区292的至少一部分。根据一些实施例，可通过两步蚀刻工艺形成源极/漏极接触开口，其包括各向异性蚀刻工艺以形成如图5A和5B所示的垂直开口232以及各向同性蚀刻工艺以增加垂直开口的底部处的表面面积，如图6A和6B以及图8A和8B所示。

在图5A和5B中，使用光刻和一个或多个各向异性蚀刻工艺，形成穿过第二ILD230，第一ILD 297和CESL 296的垂直开口232。一个或多个蚀刻工艺可以是干蚀刻工艺、深反应离子蚀刻(DRIE)工艺或任何合适的各向异性蚀刻工艺。

图10是图5A中的区域300的放大图，示出了垂直开口232的底部的细节。垂直开口232可以是延伸到外延源极/漏极区292内的孔或沟槽。源极/漏极垂直开口232的侧壁基本上是垂直的，但是可以有小的倾斜角度。垂直开口232具有靠近垂直开口232的底面232b的宽度232w。在一些实施例中，宽度232w可以在约10nm至约40nm的范围内。在一些实施例中，宽度232w可以在外延源极/漏极区292的宽度292w的约33％至约100％的范围内。

垂直开口232延伸到外延源极/漏极区292中，使得垂直开口232的底面232b在外延源极/漏极区292的顶部292t下方。高度232h指示从外延源极/漏极区292的顶部292t至垂直开口232的底面232b的距离。在一些实施例中，高度232h可以在大于0nm至约20nm的范围内。在一些实施例中，高度232h可以在高度292h的大于0％至约50％的范围内。

在图10示出的示例中，在AA切面中(或者与图1所示的xyz坐标中的yz平面平行的截面)源极/漏极区292的截面的宽度从顶部292t到中间部分增加，并从中间部分到底部292b减小。中心线292c指示具有最大宽度292w的截面区域的垂直位置。对应于yz平面中宽度的增加和减少，xy平面中源极/漏极区292的截面的大小和周径也从顶部292t到中心线292c增加并且从中心线292c到底部292b减小。根据一些实施例，底面232b位于中心线292c之上。

垂直开口232可以由一个或多个各向异性蚀刻工艺形成。例如，可以执行第一各向异性蚀刻工艺以蚀刻穿过第二ILD 230，第一ILD 297和CESL 296，并且可以执行第二各向异性蚀刻工艺以在外延源极/漏极区292中形成高度232h的凹槽。在一些实施例中，第一各向异性蚀刻工艺和第二各向异性蚀刻工艺可以是在单个操作中一起执行的相同工艺。在其他实施例中，第一各向异性蚀刻工艺和第二各向异性工艺是具有不同的蚀刻化学性质和/或工艺参数的不同工艺。

在一些实施例中，第一各向异性蚀刻工艺可以是干蚀刻工艺，诸如深反应离子蚀刻(DRIE)工艺或任何合适的各向异性蚀刻工艺。在一些示例中，可以使用包含氧气，氩气和一种或多种基于碳氟化合物的气体(例如六氟丁二烯(C₄F₆)，八氟环丁烷(C₄F₈)或四氟化碳(CF₄))的电感耦合等离子体(ICP)或电容耦合等离子体(CCP)来执行第一各向异性蚀刻工艺。

在一些实施例中，第二各向异性蚀刻工艺可以是使用蚀刻剂的电感耦合等离子体(ICP)或电容耦合等离子体(CCP)执行的干蚀刻工艺。在一些实施例中，蚀刻剂可含有一种或多种基于碳氟化合物的气体，例如四氟化碳(CF₄)，三氟甲烷(CHF₃)；一种或多种氟基气体，诸如三氟化氮(NF₃)，六氟化硫(SF₆)，六氟丁二烯(C₄F₆)和八氟环丁烷(C₄F₈)；诸如氯气(Cl₂)的氯基气体；和/或诸如溴化氢(HBr)的溴基气体。

在一些示例中，通过连续实施使用电感耦合等离子体的干蚀刻工艺形成垂直开口232。等离子体发生器的RF功率可以在约100W至约2000W的范围内，以在处理室中诱导和维持蚀刻剂的等离子体。处理室可具有约3毫托至约20毫托的室压力。可以将约20伏至约1500伏的偏压施加到等离子体以实现各向异性蚀刻。在一些实施例中，可以在约155秒至约1800秒的范围内执行各向异性蚀刻工艺。例如，蚀刻工艺可以在约200秒至约1200秒的范围内的持续时间内执行，例如约150秒，以形成穿过第二ILD 230，第一ILD 297和CESL 296的开口。在去除CESL 296之后，可以执行额外的蚀刻并且持续约5秒至约1050秒的范围，以使垂直开口232在外延源极/漏极区292内凹进高度232h。

在形成垂直开口232之后，通过诸如各向同性蚀刻工艺的蚀刻工艺扩展垂直开口232的底部。如图6A和6B所示，扩展开口234由垂直开口232形成以允许与晶体管的源极/漏极区292电接触。

在一些实施例中，扩展开口234通过在外延源极/漏极区292与第二ILD 230，第一ILD 297和CESL 296之间具有高蚀刻选择性的各向同性蚀刻工艺形成。结果，扩展开口234和垂直开口232在第二ILD 230，第一ILD 297和CESL 296中的尺寸基本相同，而扩展开口234更深并且在外延源极/漏极区292中具有比垂直开口232更大的宽度。

图11是图6A中的区域302的放大图，示出了扩展开口234的底部的细节。垂直开口232的底部以虚线示出。扩展开口234包括穿过第二ILD 230，第一ILD 297和CESL 296形成的颈部234n以及形成在外延源极/漏极区292中的端部234e。端部234e沿截面AA(参见图1)可以具有部分椭圆形截面区域。端部234e可以具有部分球形的形状，其具有形成在外延源极/漏极区292中的部分球形底面234cs。如图10中所讨论的，源极/漏极区292在xy平面中的截面的尺寸和周径也从顶部292t到中心线292c增加并且从中心线292c到底部292b减小。在形成垂直开口232之后各向同性蚀刻源极/漏极区292允许底面234cs的尺寸扩大，并且因此允许源极/漏极区292与金属填充物(将填充在开口234中)之间的接触面积增加。

高度234h表示从外延源极/漏极区292的顶部292t到扩展开口234的端部234e的底部点234b的距离。在一些实施例中，高度234h可以在约5nm至约20nm的范围内。在一些实施例中，高度234h可以在外延源极/漏极区292的高度292h的约10％至约50％的范围内。在一些实施例中，在截面AA中，底面234cs位于外延源极/漏极区292的中心线292c的位置之上。

在一些实施例中，端部234e的宽度234w可以在从约14nm至约40nm的范围内。在一些实施例中，宽度234w可以在外延源极/漏极区292的宽度292w的约30％至约80％的范围内。

通过以横向扩展量dw在外延源极/漏极区292中横向扩展垂直开口232并且以垂直扩展量dh在外延源极/漏极区292中垂直扩展垂直开口232而形成端部234e。在一些实施例中，垂直扩展量dh可以在从约5nm到约20nm的范围内。例如，对于n型FinFET器件，垂直扩展量dh可以在约5nm至约20nm的范围内。对于p型FinFET器件，垂直扩展量dh可以在从约5nm到约10nm的范围内。在一些实施例中，横向扩展量dw可以在从约2nm至约10nm的范围内。因此，端部234e的宽度234w可以在比开口234的宽度232w大约4nm至约20nm的范围内。在一些示例中，端部234e的宽度234w等于或比开口234的宽度232w大约5％，诸如比开口234的宽度232w大约5％至约50％的范围内。增加的宽度234w可以增加导电部件接触源极/漏极区292的表面面积。更具体地，例如，对于n型FinFET器件，横向扩展量dw可以在约2nm至约10nm的范围内。对于p型FinFET器件，横向扩展量dw可以在从约2nm至约5nm的范围内。在一些实施例中，由于外延生长不同材料作为源极/漏极区292，所以n型器件和p型器件中的源极/漏极区292可以具有不同的尺寸(例如，宽度和/或高度)。例如，p型器件的源极/漏极区292的高度和宽度可以小于n型器件的源极/漏极区292的高度和宽度，并且因此，p型器件的源极/漏极区292中的垂直扩展量dh和横向扩展量dw可以小于n型器件的源极/漏极区292中的垂直扩展量dh和横向扩展量dw。

在一些实施例中，横向扩展量dw和垂直扩展量dh可以通过各向同性蚀刻工艺实现，诸如各向同性干蚀刻工艺或各向同性湿蚀刻工艺。

在一些实施例中，横向扩展量dw和垂直扩展量dh可以通过使用电感耦合等离子体的干蚀刻工艺来实现。蚀刻剂可以包括基于氟碳化合物的气体，诸如四氟化碳(CF₄)、三氟甲烷(CHF₃)；一种或多种氟基气体，诸如三氟化氮(NF₃)、六氟化硫(SF₆)；氯基气体，诸如氯气(Cl₂)；和/或溴基气体，诸如溴化氢(HBr)。等离子体发生器的RF功率可以在约100W至约2000W的范围内，以在处理室中诱导和维持蚀刻剂的等离子体。处理室可以具有在约30毫托至约800毫托的范围内的室压力。可以将约0伏特至约200伏特范围内的偏压施加至等离子体。在一些实施例中，干蚀刻工艺可以执行约5秒至约100秒的持续时间。

在一些实施例中，各向同性干蚀刻工艺可以在执行各向异性干蚀刻工艺的相同干蚀刻室中执行。在形成图5A和5B中所示的垂直开口232时，调节干蚀刻室的处理参数以执行各向同性干蚀刻以形成扩展开口234的端部234e。

在一些实施例中，横向扩展量dw和垂直扩展量dh可通过湿蚀刻工艺来实现，例如使用氢氧化铵-过氧化氢水混合物(APM)的湿蚀刻工艺，诸如具有比率在约1：1：8000至约1：1：100(NH₄OH：H₂O₂：H₂O)之间的氢氧化铵(NH₄OH)、过氧化氢(H₂O₂)和去离子水(H₂O)的湿蚀刻溶液。在一些实施例中，湿蚀刻工艺可以在APM混合物中进行约5秒至约300秒的持续时间。

在形成扩展开口234之后，可以执行预硅化物清洁工艺以从暴露的源极/漏极区292的表面去除原生氧化物(例如，SiO₂)，原生氧化物可能由于在形成扩展开口234期间暴露于各种蚀刻剂而形成。示例性预硅化物清洁工艺可以包括使用稀HF水溶液的湿清洁或使用等离子体(例如NF₃/NH₃等离子体)的干清洁或两者的组合。在预硅化物清洁期间使用的化学物质可以去除原生氧化物以及源极/漏极区292的上部。

在暴露的源极/漏极区292的表面上(例如，部分球形底面234cs)并且在第二ILD230，第一ILD 297和CESL 296上方形成共形金属层(未示出)。在一些实施例中，共形金属层可以包括钛、钽等的单层。在其他实施例中，共形金属层可以是多层堆叠件(例如双层)，例如包括钛、钽等的第一层，以及包括氮化钛、氧化钛、氮化钽、氧化钽的第二层。可以通过原子层沉积(ALD)，物理气相沉积(PVD)，化学气相沉积(CVD)或任何合适的沉积技术来沉积金属层。

在形成金属层之后，通过使源极/漏极区292的上部与金属层反应，在源极/漏极区292上形成硅化物层214，如图7A和7B所示。例如通过执行退火工艺来加热衬底270，以在金属层与源极/漏极区292接触的任何地方发生硅化反应。例如，退火工艺可以是在约400℃至约650℃，诸如约500℃的温度下进行约10秒至约60秒的持续时间的快速热退火(RTA)。未反应的金属层210可以通过选择性蚀刻工艺去除，该选择性蚀刻工艺侵蚀未反应的金属层210但不侵蚀硅化物层214，或者可以保留作为例如粘合和/或阻挡层。

如图7A和7B所示，阻挡层219共形地沉积在硅化物层214上的扩展开口234中以及第二ILD 230，第一ILD 297和CESL 296上方。阻挡层219可以具有约2nm或更小，例如约1.8nm或更小，例如约1.6nm的厚度。阻挡层219可以是或包括氮化钛，氧化钛，氮化钽，氧化钽，任何合适的过渡金属氮化物或氧化物等，或其任何组合，并且可以通过ALD，CVD，PECVD，HDP-CVD，低压CVD(LPCVD)或物理气相沉积(PVD)或任何合适的沉积技术沉积。在一些示例中，阻挡层是通过ALD沉积的TiN。

导电材料236(例如，接触金属)可以沉积在阻挡层219上并填充扩展开口234。导电材料236可以是或包括钴、钨、铜、钌、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD，ALD，PVD或任何合适的沉积技术沉积。在沉积导电材料236之后，例如通过使用平坦化工艺(例如CMP)可以去除多余的导电材料236和阻挡层219。如图7A和图7B所示，平坦化工艺可以从第二ILD 230的顶面之上去除多余的导电材料236和阻挡层219。

图12是图7A中的区域303的放大视图，示出了导电材料和硅化物层214的细节。硅化物层214对应于扩展开口234中的端部234e的部分球形底面234cs，并且因此具有增加的表面积。增加的硅化物层214的表面积可以减小外延源极/漏极区292与在扩展开口234中形成的接触件之间的电阻。

导电材料236包括穿过第二ILD 230、第一ILD 297和CESL 296形成的颈部236n，以及形成在外延源极/漏极区292上的端部236e。颈部236n可以是沟槽或具有基本垂直壁的圆柱体。颈部236n的宽度可以在约10nm至约50nm的范围内。端部236e可以具有沿着截面A-A(参考图1)的部分椭圆形截面区域。端部236e可以具有面向硅化物层214的部分球形底面的部分球形形状。

端部236e的高度236h可以在约5nm至约25nm的范围内。端部234e的宽度236w可以在从约15nm至约50nm的范围内。在一些实施例中，端部236e的宽度236w可以比颈部263n的宽度大约2nm至约20nm的量。端部236e的深度和宽度可以实现端部236e到外延源极/漏极区292的增加的接触表面，并且因此能够减小其间的电阻。

扩展开口可以具有各种形状，这取决于例如(i)外延源极/漏极区292的尺寸，(ii)垂直开口232的尺寸，(iii)在各向同性蚀刻之前是否执行钝化工艺，和/或(iv)各向同性蚀刻化学物质，每个均可以影响横向扩展量dw和垂直扩展量dh。例如，端部234e可以是部分球状体，例如部分球形，部分椭圆形等。

图8A和图8B示出了具有与扩展开口234不同的形状的扩展开口244。类似于图6A和图6B的扩展开口234，扩展开口244通过如图6A所述的各向同性蚀刻工艺扩展图5A和图5B的垂直开口232而形成。

图13是图8A中的区域304的放大视图，示出了扩展开口244的细节。垂直开口232的底部以虚线示出。扩展开口244包括穿过第二ILD 230，第一ILD 297，CESL 296和外延源极/漏极区292的上部形成的颈部244n，以及形成在外延源极/漏极区中且位于外延源极/漏极区292的顶部292t下方端部244e。颈部244n可以是具有基本垂直壁的沟槽或圆柱体。颈部244n可具有与垂直开口232的宽度232w基本相似的宽度。颈部244n的底部244nb低于外延源极/漏极区292的顶部292t。

端部244e可以具有沿着截面A-A(参见图1)的椭圆形截面区域。端部244e可以具有椭圆形形状，其中，椭圆形形状具有形成在外延源极/漏极区292中的椭圆形表面244cs。

高度244h指示从外延源极/漏极区292的顶部292t到扩展开口244的底部点244b的距离。在一些实施例中，高度244h可以在从约2nm到约20nm的范围内。在一些实施例中，高度244h可以在外延源极/漏极区292的高度292h的约5％至约50％的范围内。高度244eh指示端部244e的高度，例如，从颈部244n的底部244nb至扩展开口244的底部点244b的距离。高度244eh小于高度244h。

在一些实施例中，端部244e的宽度244w可以在从约14nm至约40nm的范围内。在一些实施例中，宽度244w可以在外延源极/漏极区292的宽度292w的约10％至约50％的范围内。

通过以横向扩展量dw2在外延源极/漏极区292中横向扩展垂直开口232并且以垂直扩展量dh2在外延源极/漏极区292中垂直扩展垂直开口232形成端部244e。在一些实施例中，垂直扩展量dh2可以在从约2nm至约20nm的范围内。例如，对于n型FinFET器件，垂直扩展量dh2可以在约2nm至约20nm的范围内。对于p型FinFET器件，垂直扩展量dh2可以在约2nm至约10nm的范围内。在一些实施例中，横向扩展量dw2可以在从约2nm至约10nm的范围内。因此，端部244e的宽度244w可以在比开口244的宽度232w大约4nm至约20nm的范围内。在一些示例中，端部244e的宽度244w等于或比开口244的宽度232w大约5％，诸如比开口244的宽度232w大约5％至约50％。增加的宽度244w可增加导电部件可以接触源极/漏极区292的表面区域。更具体地，例如，对于n型FinFET器件，横向扩展量dw2可以在从约2nm到约10nm的范围内。对于p型FinFET器件，横向扩展量dw2可以在从约2nm至约5nm的范围内。在一些实施例中，由于外延生长不同的材料作为源极/漏极区292，因此，n型器件和p型器件中的源极/漏极区292可以具有不同的尺寸(例如，宽度和/或高度)。例如，p型器件的源极/漏极区292的高度和宽度可以小于n型器件的源极/漏极区292的高度和宽度，并且因此，p型器件的源极/漏极区292中的垂直扩展量dh2和横向扩展量dw2可以小于n型器件的源极/漏极区292中的垂直扩展量dh2和横向扩展量dw2。

在一些实施例中，上面关于图5A和5B描述的一个或多个各向异性蚀刻工艺可钝化垂直开口232的表面。在一些示例中，钝化表面由于各向异性蚀刻工艺而在其上形成有C_xH_yF_z。在图5A和图5B的各向异性蚀刻工艺之后，诸如使用由氧气(O₂)，氢气(H₂)等形成的等离子体的另外的各向异性蚀刻工艺可以穿透或去除每个垂直开口232的底部上的钝化表面。随后，各向同性蚀刻可以选择性地蚀刻穿过垂直开口232的底面(例如，蚀刻相应的外延源极/漏极区292)而不蚀刻垂直开口232的钝化侧壁(例如，包括外延源极/漏极区292中的垂直开口232的侧壁)。因此，可以实现图8A，8B和13中的轮廓。

在图9A和9B中，在扩展开口244中的外延源极/漏极区292的表面上形成硅化物层248；在扩展开口244中共形地形成阻挡层219；并且在阻挡层219上方形成导电材料246并且导电材料246填充扩展开口244，如关于图7A和7B所述。

图14是图9A中的区域305的放大图，示出了导电材料246和硅化物层248的细节。硅化物层248对应于扩展开口244中的端部244e的椭圆面244cs和由扩展开口244的颈部244n形成的外延源极/漏极区292的侧壁，并且，因此硅化物层248可以具有增加的表面积。硅化物层248的增加的表面积可以减小外延源极/漏极区292与形成在扩展开口244中的接触件之间的电阻。

导电材料246包括穿过第二ILD230，第一ILD297，CESL296以及外延源极/漏极区292的一部分形成的颈部246n以及形成在外延源极/漏极区292的端部246e。颈部246n可以是具有基本垂直壁的沟槽或圆柱体。颈部246n的宽度可以在约10nm至约50nm的范围内。端部246e可以具有沿着截面A-A(参见图1)的椭圆形截面区域。端部246e可以具有椭圆形形状，椭圆形形状具有面向硅化物层248的椭圆形表面。

端部246e的高度246eh可以在从约2nm至约20nm的范围内。端部244e的宽度246w可以在从约10nm到约50nm的范围内。在一些实施例中，端部246e的宽度246w可以比颈部246n的宽度大约2nm至约20nm的范围内的量。端部246e的深度和宽度可以实现端部246e到外延源极/漏极区292的增加的接触表面，并且因此可以减小其间的电阻。

这里描述的各向异性蚀刻和各向同性蚀刻的组合可以暴露源极/漏极区的增加的表面积，并且因此可以增加源极/漏极区和接触部件之间的接触面积。增加的接触面积可以减小接触部件和源极/漏极区之间的电阻，因此，可以提高器件的性能。

在实施例中，提供了一种结构。该结构包括：有源区，包括源极/漏极区；介电层，位于有源区上房；和导电部件，穿过介电层到源极/漏极区并且接触源极/漏极区。导电部件包括：穿过介电层的颈部；和在源极/漏极区中延伸的端部。端部的宽度大于颈部的宽度。

在另一实施例中，提供了一种方法。该方法包括：在有源区的源极/漏极区上方形成穿过介电层的垂直开口，以暴露源极/漏极区的上表面的部分；和扩展垂直开口以在介电层和源极/漏极区中形成扩展开口。扩展开口包括：穿过介电层的颈部和位于源极/漏极区中的端部。颈部具有第一宽度，并且端部具有大于第一宽度的第二宽度。

在又一实施例中，提供了一种用于半导体处理的方法。方法包括：在衬底上的有源区中形成源极/漏极区；在有源区和源极/漏极区上方形成介电层；各向异性地蚀刻穿过介电层以形成开口，开口暴露源极/漏极区的上表面的至少一部分；穿过开口，各向同性地蚀刻源极/漏极区，以横向和垂直地扩展开口的端部；以及在开口中形成导电部件。

根据本发明的一些实施例，提供了一种半导体结构，包括：有源区，包括源极/漏极区；介电层，位于所述有源区上；和导电部件，穿过所述介电层到所述源极/漏极区并且接触所述源极/漏极区，其中，所述导电部件包括：颈部，穿过所述介电层；和端部，在所述源极/漏极区中延伸，其中，所述端部的宽度大于所述颈部的宽度。

在上述半导体结构中，所述端部的宽度比所述颈部的宽度大5％至50％的范围内。

在上述半导体结构中，所述端部在所述源极/漏极区中延伸的深度在所述源极/漏极区的高度的5％至50％的范围内。

在上述半导体结构中，所述深度在所述源极/漏极区的高度的10％至50％的范围内。

在上述半导体结构中，所述端部具有部分圆形的截面轮廓。

在上述半导体结构中，所述端部具有椭圆形截面轮廓。

在上述半导体结构中，还包括：硅化物层，设置在所述导电部件与所述源极/漏极区之间，其中，所述硅化物层具有部分球形轮廓或椭圆形轮廓。

根据本发明的另一些实施例，还提供了一种用于半导体处理的方法，所述方法包括：在有源区的源极/漏极区上方形成穿过介电层的垂直开口，以暴露所述源极/漏极区的上表面的部分；和扩展所述垂直开口以在所述介电层和所述源极/漏极区中形成扩展开口，其中，所述扩展开口包括：颈部，穿过介电层，其中，所述颈部具有第一宽度；和端部，位于所述源极/漏极区中，其中，所述端部具有大于所述第一宽度的第二宽度。

在上述方法中，形成所述垂直开口包括执行各向异性蚀刻工艺。

在上述方法中，所述各向异性蚀刻工艺是使用包括氟基气体、氯气、溴化氢气体或它们的组合的蚀刻化学物质的等离子体的干蚀刻工艺。

在上述方法中，扩展所述垂直开口包括穿过所述垂直开口各向同性地蚀刻所述源极/漏极区。

在上述方法中，各向同性地蚀刻所述源极/漏极区包括执行干蚀刻工艺，其中，使用包括氟基气体、氯气、溴化氢或它们的组合的蚀刻化学物质实施所述干蚀刻工艺。

在上述方法中，各向同性地蚀刻所述源极/漏极区包括执行湿蚀刻工艺，其中，使用包括氢氧化铵、过氧化氢和水的蚀刻溶液来执行所述湿蚀刻工艺。

在上述方法中，扩展所述垂直开口包括将所述垂直开口垂直地扩展到所述源极/漏极区中至一深度，所述深度在所述源极/漏极区的高度的5％至50％范围内。

在上述方法中，扩展所述垂直开口包括将所述垂直开口的底部横向扩展到所述第一宽度，其中，所述第一宽度比所述第二宽度多5％至50％的范围内。

根据本发明的另一些实施例，还提供了一种用于半导体处理的方法，所述方法包括：在衬底上的有源区中形成源极/漏极区；在所述有源区和所述源极/漏极区上方形成介电层；各向异性地蚀刻穿过所述介电层以形成开口，所述开口暴露所述源极/漏极区的上表面的至少一部分；穿过所述开口，各向同性地蚀刻所述源极/漏极区，以横向和垂直地扩展所述开口的端部；以及在所述开口中形成导电部件。

在上述方法中，各向同性地蚀刻所述源极/漏极区以在2nm至20nm范围内的量横向扩展所述开口的所述端部并且以在2nm至20nm范围内的量垂直扩展所述开口的所述端部。

在上述方法中，各向异性地蚀刻穿过所述介电层包括使用蚀刻剂执行干蚀刻工艺，所述蚀刻剂包括四氟化碳(CF₄)、三氟甲烷(CHF₃)、三氟化氮(NF₃)、六氟化硫(SF₆)、氯气(Cl₂)、溴化氢(HBr)或它们的组合中的至少一种。

在上述方法中，各向异性地蚀刻穿过所述介电层包括使用蚀刻剂执行干蚀刻工艺，所述蚀刻剂包括四氟化碳(CF₄)，三氟甲烷(CHF₃)、三氟化氮(NF₃)、六氟化硫(SF₆)、六氟丁二烯(C₄F₆)和八氟环丁烷(C₄F₈)、氯气(Cl₂)、溴化氢(HBr)或它们的组合中的至少一种。

在上述方法中，各向同性地蚀刻所述源极/漏极区包括执行湿蚀刻工艺，所述湿蚀刻工艺使用氢氧化铵：过氧化氢：水的比率在1:1:8000至1:1:100的范围内的氢氧化铵、过氧化氢和水的蚀刻溶液。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。