具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

此外，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在合理范围内的数字，考虑到如本领域普通技术人员所理解的在制造期间固有地产生的变化。例如，基于与制造具有与数值相关联的特征的部件相关联的已知制造公差，数值或数值的范围涵盖包括所述数值的合理范围，诸如在所述数值的+/-10％以内。例如，厚度为“约5nm”的材料层可以涵盖4.25nm至5.75nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关的制造公差为+/-15％。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

本公开总体上涉及多栅极晶体管，并且更具体地涉及多栅极晶体管的源极/漏极接触件。

MBC晶体管允许积极的栅极长度缩放以提高性能和密度。为了满足移动设备、通信网络、高性能计算(HPC)、人工智能(AI)、虚拟现实(VR)、大数据应用中的各种设计需求，IC芯片可以包括协同工作的不同类型的器件。这些不同类型的器件可以包括高密度器件、高压器件、低泄漏器件、高性能器件和高带宽器件。在一个芯片中实现不同类型的MBC晶体管需要整体解决方案，而不是逐块优化。

本公开提供用于不同功能和应用的各种类型的MBC晶体管及其组合的实施例。例如，本公开提供第一MBC晶体管的结构，其具有较小的栅极长度和间距以及使用自对准接触(SAC)技术形成的源极/漏极接触件。本公开还提供具有更大的栅极长度和间距以及非SAC源极/漏极接触件的第二MBC晶体管的结构。第一MBC晶体管可以用于高密度电路应用。第二MBC晶体管可以用于高压应用，诸如用于电子熔丝器件的驱动器和控制器。

现在将参考附图更详细地描述本公开的各个方面。图1示出半导体器件100的第一器件区域100-1的布局图。图2示出半导体器件100的第二器件区域100-2的布局图。图3示出第一器件区域100-1沿图1中的截面A-A'的局部截面图，其中截面A-A'切穿第一栅极结构120-1。图4示出第二器件区域100-2沿图2中的截面B-B'的局部截面图，其中截面B-B'切穿第二栅极结构120-2。图5和图7示出第一器件区域100-1沿图1中的截面C-C'的局部截面图，其中截面C-C'切穿第一有源区域110-1。图6和图8示出第二器件区域100-2沿图2中的截面D-D'的局部截面图，其中截面D-D'切穿第三有源区域110-3。图9示出沿着有源区域的半导体器件100的第三器件区域100-3的局部截面图。图10示出半导体器件100的第四器件区域100-4的布局图。图11示出半导体器件100的第五器件区域100-5的布局图。在图1-图11中，X方向、Y方向和Z方向彼此垂直并且被一致地使用。附加地，在整个本公开中，相同的附图标记用于表示相同的部件。

首先参考图1，其示出半导体器件100。半导体器件100包括并制造在衬底102上。在一个实施例中，衬底102可以是硅(Si)衬底。在一些其他实施例中，衬底102可以包括其他半导体，诸如锗(Ge)、硅锗(SiGe)或III-V族半导体材料。示例性III-V族半导体材料可以包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化铟镓镓(GaInP)和砷化铟镓(InGaAs)。衬底102还可以包括绝缘层，诸如氧化硅层，以具有绝缘体上硅(SOI)结构。

半导体器件100可以在衬底102上包括多个阱区域。在图1-图4和图10-图11中所示的实施例中，半导体器件100包括用于制造不同导电类型的晶体管的n型阱区域102N(或n阱102N)和p型阱区域102P(或p阱102P)。n阱102N和p阱102P中的每一个都由衬底102形成并且包括掺杂分布。n阱102N包括诸如磷(P)或砷(As)的n型掺杂剂的掺杂分布。p阱102P包括诸如硼(B)的p型掺杂剂的掺杂分布。可以使用离子注入或热扩散来形成对n阱102N和p阱102P的掺杂，并且可以考虑衬底102的一部分。图4还示出n阱102N和p阱102P。如图1所示，第一器件区域100-1包括位于p阱102P上方的第一n型MBC晶体管1000-1N和位于n阱102N上方的第一p型MBC晶体管1000-1P。在图2中，第二器件区域100-2包括位于p阱102P上方的第二n型MBC晶体管1000-2N和位于n阱102N上方的第二p型MBC晶体管1000-2P。图9所示的第三器件区域100-3包括位于p阱102P上方的第三n型MBC晶体管1000-3N和位于n阱102N上方的第三p型MBC晶体管(未示出)。如图10所示，第四器件区域100-4包括位于p阱102P上方的第四n型MBC晶体管1000-4N和位于n阱102N上方的第四p型MBC晶体管1000-4P。如图11所示，第五器件区域100-5包括位于p阱102P上方的第五n型MBC晶体管1000-5N和位于n阱102N上方的第五p型MBC晶体管1000-5P。图5和图7示出位于p阱102P上方的第一n型MBC晶体管1000-1N。图6和图8示出位于p阱102P上方的第二n型MBC晶体管1000-2N。

半导体器件100可以包括一个以上的器件区域，诸如图1所示的第一器件区域100-1、图2所示的第二器件区域100-2、图9所示的第三器件区域100-3、图10所示的第四器件区域100-4和图11所示的第五器件区域100-5。如这里所使用的，半导体器件100的不同器件区域适合于不同应用。在一些实施方式中，第一器件区域100-1中的MBC晶体管被配置为具有高封装密度，并且适合于高密度电路应用；第二器件区域100-2中的MBC晶体管被配置为承受高压，并且适合于高压应用；第三器件区域100-3中的MBC晶体管被配置为具有低寄生电容，并且适合于高频电路应用；第四器件区域100-4中的MBC晶体管适合于低功率应用；以及第五器件区域100-5中的MBC晶体管被配置为具有低电阻，并且适合于高速电路应用。应当注意，半导体器件100可以包括器件区域的不同组合，以满足不同特定电路的设计要求。例如，半导体器件100可以包括第一器件区域100-1和第三器件区域100-3，以用作以高频操作的串行器/解串器电路。对于另一示例，半导体器件100可以包括第一器件区域100-1和第四器件区域100-4(或第五器件区域100-5)，以用作模拟或低功率电路。

再次参考图1，第一器件区域100-1可以包括一个或多个有源区域，诸如第一有源区域110-1和第二有源区域110-2。第一有源区域110-1和第二有源区域110-2中的每一个都可以由从半导体层的堆叠件图案化的鳍状结构形成。这样的堆叠件可以包括被多个牺牲层交错的多个沟道层。沟道层和牺牲层可以具有不同的半导体组成。在一些实施方式中，沟道层由硅(Si)形成，而牺牲层由硅锗(SiGe)形成。在这些实施方式中，牺牲层中的附加锗含量允许牺牲层的选择性去除或开槽而不会对沟道层造成实质性损害。在一些实施例中，可以使用外延工艺来沉积牺牲层和沟道层，诸如气相外延(VPE)、超高真空CVD(UHV-CVD)或分子束外延(MBE)。可以在堆叠件中形成任何数量的牺牲层和沟道层以满足设计需要。如图3-图9所示，第一、第二、第三和第四沟道构件1081、1082、1083和1084可以由沟道层形成。在一些实施例中，沟道构件可以包括硅(Si)。

参考图3和图4，有源区域可以通过隔离部件106彼此隔离。隔离部件106也可以称为浅沟槽隔离(STI)部件106。在一些实施例中，隔离部件106可以包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其他合适的材料。图1、图3、图5和图7中的第一栅极结构120-1、图2、图4、图6和图8中的第二栅极结构120-2、图9中的第三栅极结构120-3、图10中的第四栅极结构120-4和图5中的第五栅极结构120-5可以使用栅极替换或后栅极工艺形成。在后栅极工艺中，首先在有源区域的沟道区域上方形成伪栅极堆叠件，以用作功能栅极结构(诸如第一栅结构120-1、第二栅结构120-2、第三栅极结构120-3、第四栅极结构120-4和第五栅极结构120-5)的占位件。伪栅极堆叠件包括伪介电层和伪栅电极。在一些实施例中，伪介电层包括氧化硅，并且伪栅电极包括多晶硅。在形成伪栅极堆叠件之后，沿伪栅极堆叠件的侧壁形成栅极间隔件。因为栅极间隔件没有设置在沟道构件之间而是设置在有源区域上方，所以栅极间隔件层也可以被称为顶部间隔件或顶部栅极间隔件。第一器件区域100-1包括图1、图3、图5和图7所示的第一顶部间隔件122-1以及图2、图4、图6和图8所示的第二顶部间隔件122-2。第三器件区域100-3也包括第一顶部间隔件122-1。第四器件区域100-4和第五器件区域100-5包括第二顶部间隔件122-2。第一顶部间隔件122-1、第二顶部间隔件122-2和第三顶部间隔件122-3可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、多孔氧化物和/或其组合。顶部间隔件可以包括气隙。

诸如第一栅极结构120-1、第二栅极结构120-2、第三栅极结构120-3、第四栅极结构120-4和第五栅极结构120-5的栅极结构包括栅极介电层和栅电极。栅极介电层包括界面层和高K介电层。如本文中使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅(约为3.9)的介电常数)的介电材料。界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。在一个实施例中，高K介电层可以包括氧化铪。替代地，高k介电层可以包括其他高k电介质，诸如氧化钛(TiO₂)、氧化锆铪(HfZrO)、氧化钽(Ta₂O₅)、氧化硅铪(HfSiO₄)、氧化锆(ZrO₂)、氧化锆硅(ZrSiO₂)、氧化镧(La₂O₃)、氧化铝(Al₂O₃)、氧化锆(ZrO)、氧化钇(Y₂O₃)、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、氧化镧铪(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、(Ba，Sr)TiO₃(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其他合适的材料。栅极机构的栅电极可以包括单层或替代的多层结构，诸如具有增强器件性能的所选功函数的金属层(功函数金属层)、衬层、湿润层、粘合层、金属合金或金属硅化物的各种组合。举例来说，栅电极可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属或其他合适的金属材料或其组合。

在一些实施例中，栅极结构可以包括用于n型MBC晶体管(诸如第一n型MBC晶体管1000-1N、第二n型MBC晶体管1000-2N、第三n型MBC晶体管1000-3N、第四n型MBC晶体管1000-4N或第五n型MBC晶体管1000-5N)和p型MBC晶体管(诸如第一p型MBC晶体管1000-1P、第二p型MBC晶体管1000-2P、第三p型MBC晶体管、第四p型MBC晶体管1000-4P或第五p型MBC晶体管1000-5P)的不同功函数层。参考图3和图4。可以在p阱102P上方形成n型MBC晶体管，并且可以在n阱102N上方形成p型MBC晶体管。如图3和图4所示，第一栅极结构120-1和第二栅极结构120-2中的每一个均由n型MBC晶体管和p型MBC晶体管共享。为了为两个器件提供期望的阈值电压，第一栅极结构120-1和第二栅极结构120-2中的每一个可以包括两个栅电极部分。首先参考图3，第一栅极结构120-1包括栅极介电层1202、位于p阱102P上方的第一栅电极部分1204和位于n阱102N上方的第二栅电极部分1206。第一栅电极部分1204包括n型功函数层，第二栅电极部分1206包括p型功函数层。第一栅电极部分1204和第二栅电极部分1206具有不同的组成并且分别形成。类似地，第二栅极结构120-2包括栅极介电层1202、位于p阱102P上方的第一栅电极部分1204和位于n阱102N上方的第二栅电极部分1206。沿着其长度方向(Y方向)，栅极结构可以终止于图1-图4和图10-图11所示的栅极端电介质部件140中。在一些实施方式中，栅极端电介质部件140可以由氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、多孔氧化物和/或其组合形成。栅极介电层1202可以具有在约3nm与20nm之间的厚度。在一些实施例中，栅极介电层1202在第一器件区域100-1和第二器件区域100-2中具有均匀的厚度。在图中未明确示出的一些替代实施例中，第二器件区域100-2中的栅极介电层比第一器件区域100-1中的栅极介电层厚约0.5nm和约3nm。

根据本公开的MBC晶体管包括两个源极/漏极部件、在两个源极/漏极部件之间延伸的多个沟道构件以及包围在每个沟道构件周围的栅极结构。多个沟道构件沿Z方向竖直堆叠或布置。例如，图5所示的第一栅极结构120-1包围在第一沟道构件1081周围，其沿X方向在两个第一n型源极/漏极部件136N-1(或两个第一n型部件136N-1)之间延伸。在一些实施例中，第一n型部件136N-1包括掺杂有诸如磷(P)或砷(As)的n型掺杂剂的硅。第一n型部件136N-1与第一沟道构件1081接触，但是通过第一内部间隔件部件124-1与第一栅极结构120-1间隔开。第一内部间隔件部件124-1交错第一沟道构件1081。第一内部间隔件部件124-1可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、多孔氧化物和/或其组合。类似地，图6所示的第二栅极结构120-2包围在第三沟道构件1083周围，其沿X方向在两个第二n型源极/漏极部件136N-2(或两个第二n型部件136N-2)之间延伸。在一些实施例中，第二n型部件136N-2包括掺杂有诸如磷(P)或砷(As)的n型掺杂剂的硅(Si)。第二n型部件136N-2与第三沟道构件1083接触，但是通过第二内部间隔件部件124-2与第二栅极结构120-2间隔开。第二内部间隔件部件124-2交错第三沟道构件1083。第二内部间隔件部件124-2在组成方面可以类似于第一内部间隔件部件124-1。如以下将描述的，第一内部间隔件部件124-1和第二内部间隔件部件124-2具有不同的尺寸。尽管未在图中明确示出，但是第一器件区域100-1包括在两个第一p型源极/漏极部件之间延伸的第二沟道构件1082(图3所示)，并且第二器件区域100-2包括在两个p型源极/漏极部件之间延伸的第四沟道构件1084(图4所示)。p型源极/漏极部件可以包括掺杂有诸如硼(B)的p型掺杂剂的硅锗(SiGe)。

第一器件区域100-1、第二器件区域100-2、第三器件区域100-3、第四器件区域100-4和第五器件区域100-5包括源极/漏极接触件，其电耦合至源极/漏极部件。在MBC晶体管的制造期间，在形成源极/漏极部件之后耦合至沟道构件。层间介电(ILD)层可以沉积在源极/漏极部件上方。在一些实施例中，为了控制对源极/漏极接触件开口的蚀刻，在沉积ILD层之前，在源极/漏极部件上方沉积接触蚀刻停止层(CESL)。源极/漏极接触件可以使用自对准接触(SAC)工艺或非SAC工艺形成。在SAC工艺中，在由具有不同蚀刻选择性的介电层围绕的区域中限定源极/漏极接触件开口。在非SAC工艺中，源极/漏极接触件开口仅通过光刻工艺来限定。因此，SAC工艺较少依赖于光掩模的覆盖，而非SAC工艺依赖于令人满意的光掩模的覆盖。示例性SAC工艺包括使用SAC介电层，诸如图3-图9所示的栅极SAC介电层150。如下所述，当在同一衬底上形成SAC源极/漏极接触件和非SAC源极/漏极接触件时，使用非SAC工艺形成一些源极/漏极接触件时，可以存在SAC介电层。SAC工艺减小了栅极结构与源极/漏极接触件之间的间隔(即，距离)，并且适合于形成用于栅极间距紧密的高密度电路应用的接触件结构。非SAC工艺增加了栅极结构与源极/漏极接触件之间的间隔(即，距离)，并且适合于不希望栅极-接触件电容和接触件-栅极击穿电压的应用。

使用SAC工艺形成的源极/漏极接触件在图1、图5、图7、图10和图11中示出，而使用非SAC工艺形成的源极/漏极接触件在图2、图6、图8和图9中示出。参考图1、图5和图7，使用SAC工艺形成第一源极/漏极接触件130。在图1和图5所示的实施例中，其中未形成CESL，第一源极/漏极接触件130被夹在两个第一顶部间隔件122-1之间以及两个栅极SAC介电层150之间。也就是说，第一源极/漏极接触件130与栅极SAC介电层150和第一顶部间隔件122-1直接接触。在图7所示的实施例中，其中第一CESL 156形成在第一n型源极/漏极部件136N-1上方，第一CESL 156设置在第一源极/漏极接触件130和栅极SAC电介质部件150之间以及第一源极/漏极接触件130和第一顶部间隔件122-1之间。在一些实施例中，第一CESL 156可以包括氮化硅。类似地，如图10和图11所示，第四源极/漏极接触件134和第五源极/漏极接触件135可以通过CESL(未示出)直接或间接地与第一顶部间隔件122-1接触。如图3-图9所示，源极/漏极接触件通过硅化物层138耦合至源极/漏极部件。在一些实施例中，硅化物层可以包括硅化钛、硅化钴或硅化镍。

在图2、图6和图8所示的实施例中，第二源极/漏极接触件132延伸穿过设置在两个第二顶部间隔件122-2之间以及两个栅极SAC介电层150之间的第一ILD层151。也就是说，第二源极/漏极接触件132通过第一ILD层151与第二顶部间隔件122-2间隔开。在图8所示的实施例中，其中第二CESL 158形成在第二n型源极/漏极部件136N-2上方，第二CESL 158设置在第一ILD层151和栅极SAC电介质部件150之间以及第一ILD层151和第二顶部间隔件122-2之间。像第一CESL 156一样，第二CESL 158可以包括氮化硅。第一ILD层151可以包括低k介电材料，诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))等。类似地，如图9所示，第三源极/漏极接触件133通过第一ILD层151和第二CESL 158与栅极SAC介电层150和第二顶部间隔件122-2间隔开。在未明确示出的一些实施例中，当未形成第二CESL 158时，第三源极/漏极接触件133可以仅通过第一ILD层151与栅极SAC介电层150和第二顶部间隔件122-2间隔开。

虽然第一CESL 156和第二CESL 158首次沉积时可以具有相同的厚度，但是由于不同的源极/漏极接触件形成工艺，第一CESL 156和第二CESL 158在最终结构中具有不同的厚度。第一CESL 156在SAC过程中经受蚀刻工艺，而第二CESL 158在非SAC工艺中不经受任何蚀刻工艺。结果，第二CESL 158的厚度大于第一CESL 156的厚度。在一些实施例中，第一CESL 156沿X方向的厚度可以在约0.2nm和约3nm之间。在一些实施方式中，第二CESL 158沿X方向的厚度可以在约1.2nm和约5nm之间。

栅极接触通孔将栅极结构电耦合至金属层。在图3中，第一栅极接触通孔160从第一栅极结构120-1延伸穿过栅极SAC介电层150、第二ILD层152以耦合至第一金属层200中的金属线，其包括包围金属线的金属间介电(IMD)层154。类似地，第二栅极接触通孔162从第二栅极结构120-2延伸穿过栅极SAC介电层150、第二ILD层152以耦合至第一金属层200中的金属线。第二ILD层152和IMD层154可以具有与第一ILD层151相似的组成。第一源极/漏极接触件130、第二源极/漏极接触件132、第一栅极接触通孔160、第二栅极接触通孔162和第一金属层200可以包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、铂(Pt)、铜(Cu)、铝(Al)、钌(Ru)、钨(W)、镍(Ni)、钴(Co)或其组合。在一些实施例中，第一源极/漏极接触件130、第二源极/漏极接触件132、第一栅极接触通孔160、第二栅极接触通孔162和第一金属层200可以包括由金属氮化物(诸如氮化钛)形成的衬层或阻挡层。

结合图1-图11进一步描述第一器件区域100-1、第二器件区域100-2、第三器件区域100-3、第四器件区域100-4和第五器件区域100-5中的MBC器件结构。再次参考图1。第一器件区域100-1包括使用SAC工艺形成的第一源极/漏极接触件130。在第一源极/漏极接触件130与第一顶部间隔件122-1接触的情况下，第一源极/漏极接触件130与第一顶部间隔件122-1之间的第一间隔S1基本为零。每个第一栅极结构120-1沿Y方向在长度方向上延伸并且具有第一栅极长度G1。附加地，第一器件区域100-1中的第一栅极结构120-1具有第一间距P1。图2中的第二器件区域100-2包括使用非SAC工艺形成的第二源极/漏极接触件132。在第一ILD层151存在于第二顶部间隔件122-2和第二源极/漏极接触件132之间的情况下，第二源极/漏极接触件132和第二顶部间隔件122-2之间的第二间隔S2大于5nm，诸如在约5nm和约50nm之间。因为第一间隔S1基本为零，所以第二间隔S2与第一间隔S1之间的差可以在约5nm和约50nm之间。另外，因为第二器件区域100-2中的MBC晶体管用于高压电路应用，所以第二栅极结构120-2的第二栅极长度G2大于第一栅极结构的第一栅极长度G1。在一些情况下，第二栅极长度G2是第一栅极长度G1的约1.2至约5倍。第二顶部间隔件122-2与第二源极/漏极接触件132之间的第一ILD层151的存在还使第二间距P2为第一间距P1的约1.4倍至约4倍。更大的第二间隔S2和低k的第一ILD层151的存在有助于减小第二栅极结构120-2和第二源极/漏极接触件132之间的栅极-接触件泄漏或寄生电容。图7和图8示出形成第一CESL 156和第二CESL 158的实施例。如上所述，由于未蚀刻沿第二顶部间隔件122-2的侧壁设置的第二CESL 158，所以第二CESL 158的厚度大于第一CESL 156的厚度。

此外，非SAC源极/漏极接触件可以大于SAC源极/漏极接触件，以减少电阻-电容(RC)延迟。例如，图2、图6和图8所示的第二源极/漏极接触件132的第二接触尺寸C2大于图1、图5和图7所示的第一源极/漏极接触件130的第一接触尺寸C1。在一些实施方式中，第二接触尺寸C2与第一接触尺寸C1之比(C2/C1)在约1.2和约3之间。更大的第二接触尺寸C2允许更大的源极/漏极接触通孔，这可以获得减小的电阻。例如，第二源极/漏极接触件132上方的源极/漏极接触通孔170可以沿X方向获得尺寸，因为第二源极/漏极接触件132具有更大的第二接触尺寸C2。在一些实施例中，与较小的第一接触尺寸C1相比，更大的第二接触尺寸C2允许源极/漏极接触通孔170的宽度或直径(如果是圆形的)扩大约1.2至约4倍。为了提高高压应用的栅极-接触件击穿电压，沿X方向，第二器件区域100-2中的第二顶部间隔件122-2比第一器件区域100-1中的第一顶部间隔件122-1厚，并且第二器件区域100-2中的第二内部间隔件部件124-2比第一器件区域100-1中的第一内部间隔件部件124-1厚。在一些情况下，第二顶部间隔件122-2的厚度与第一顶部间隔件122-1的厚度之间的差在约0.5nm与5nm之间。第一顶部间隔件部件122-1可以具有在约3nm和约12nm之间的厚度。在一些情况下，第二内部间隔件部件124-2的厚度与第一内部间隔件部件124-1的厚度之间的差在约0.5nm和5nm之间。第一内部间隔件部件124-1可以具有在约3nm和约12nm之间的厚度。第二间隔S2和第二接触尺寸C2越大，自然导致沿X方向的源极/漏极部件越宽。例如，第二n型源极/漏极部件136N-2的宽度大于第一n型源极/漏极部件136N-1的宽度。

在一些实施例中，取决于源极/漏极接触件的形成工艺，源极/漏极部件沿Z方向的高度可以不同。当使用SAC工艺来形成第一源极/漏极接触件130时，如图5和图7所示，第一n型源极/漏极部件136N-1具有第一高度H1。当使用非SAC工艺来形成第二源极/漏极接触件132时，如图6和图8所示，第一n型源极/漏极部件136N-1具有第二高度H2。为了适应SAC工艺，沉积第一n型源极/漏极部件136N-1，直到其高于最顶部的第一沟道构件1081，以在形成用于第一源极/漏极接触件130的接触件开口时减小纵横比。相反，第二n型源极/漏极部件136N-2可以与最顶部的第三沟道构件1083共面或更低，以提高源极/漏极-栅极击穿电压。在这些实施例中，第一高度H1大于第二高度H2。

参考图3和图4。为了适应沟道构件中较低的空穴迁移率并提供改进的互补金属氧化物半导体(CMOS)晶体管性能，第一沟道构件1081、第二沟道构件1082、第三沟道构件1083和第四沟道构件1084可以沿Y方向具有不同的沟道宽度。如图3所示，在第一器件区域100-1中，每个第一沟道构件1081可以具有第一沟道宽度W1，并且每个第二沟道构件1082可以具有第二沟道宽度W2。在一些实施例中，n阱102N上方的p型MBC晶体管的第二沟道宽度W2大于p阱102P上方的n型MBC晶体管的第一沟道宽度W1。在一些情况下，第二沟道宽度W2与第一沟道宽度W1之比(W2/W1)在约1.05和约2之间。该范围的下限占约5％的工艺变化。这意味着在1和1.05之间的W2/W1比率可以不表示第二沟道宽度W2意图大于第一沟道宽度W1。该W2/W1比率不能超过约2，因为这样的宽度差可能需要大量的过蚀刻以释放具有第二沟道宽度W2的沟道构件，并且这种过蚀刻会不期望地减小具有第一沟道宽度W1的沟道构件的厚度。如图4所示，在第一器件区域100-1中，每个第三沟道构件1083可以具有第三沟道宽度W3，并且每个第四沟道构件1084可以具有第四沟道宽度W4。

在一些实施例中，n阱102N上方的p型MBC晶体管的第四沟道宽度W4大于p阱102P上方的n型MBC晶体管的第三沟道宽度W3。在一些情况下，第四沟道宽度W4与第三沟道宽度W3之比(W2/W1)在约1.05和约2之间。该范围的下限占约5％的工艺变化。这意味着在1和1.05之间的W4/W3比率可以不表示第四沟道宽度W4意图大于第三沟道宽度W3。该W4/W3比率不能超过约2，因为这样的宽度差可能需要大量的过蚀刻以释放具有第四沟道宽度W4的沟道构件，并且这种过蚀刻会不期望地减小具有第三沟道宽度W3的沟道构件的厚度。此外，第二器件区域100-2的沟道宽度可以等于或大于第一器件区域100-1，以适应与高压应用相关联的更大的驱动电流。在一些情况下，第三沟道宽度W3与第一沟道宽度W1之比可以在约1和约3之间。在一些情况下，第四沟道宽度W4与第二沟道宽度W2之比可以在约1和约3之间。第一沟道构件1081、第二沟道构件1082、第三沟道构件1083和第四沟道构件1084的沿Z方向的沟道厚度和沟道间隔可以基本相同。

第一器件区域100-1或第二器件区域100-2中的MBC晶体管可以与图9所示的第三器件区域100-3、图10所示的第四器件区域100-4或图11所示的第五器件区域100-5中的不同结构的MBC晶体管一起使用。为便于参考，第一器件区域100-1中的MBC晶体管可以被称为第一MBC晶体管，第二器件区域100-2中的MBC晶体管可以被称为第二MBC晶体管，第三器件区域100-3中的MBC晶体管可以被称为第三MBC晶体管，第四器件区域100-4中的MBC晶体管可以被称为第四MBC晶体管，以及第五器件区域100-5中的MBC晶体管可以被称为第五MBC晶体管。如上所述，第一、第二、第三、第四和第五MBC晶体管可以是n型或p型。

现在参考图9，其示出第三器件区域100-3的布局图。第三器件区域100-3中的第三MBC晶体管用于高频电路应用，其对栅极结构与源极/漏极接触件之间的寄生电容敏感。如图9所示，第三MBC晶体管包括在两个第二n型源极/漏极部件136N-2之间延伸的第三沟道部件1083。第三栅极结构120-3包围在每个第三沟道构件1083周围。第三源极/漏极接触件133设置在第二n型源极/漏极部件136N-2上方。第三源极/漏极接触件133使用非SAC工艺形成，并且与第三栅极结构120-3间隔开第三间隔S3。第三源极/漏极接触件133沿X方向具有第三接触尺寸C3。第三栅极结构120-3具有第三栅极长度G3和第三间距P3。由于第三MBC晶体管不用于高压应用，所以第三栅极长度G3小于第二栅极长度G2，并且可以类似于第一栅极长度G1。在一些情况下，第二栅极长度G2与第三栅极长度G3的比率可以在1.2和约2之间。为了增加栅极-接触件间隔，第三间距P3可以类似于第二间距P2。第三间隔S3可以类似于第二间隔S2。在一些情况下，第三间隔S3大于5nm，诸如在约5nm和约50nm之间。第三接触尺寸C3大于第一接触尺寸S1。在一些实施方式中，第三接触尺寸C3与第一接触尺寸C1之比可以大于1.4，诸如在约1.4和约2之间。

如图10所示，第四MBC晶体管包括设置在两个第四源极/漏极接触件134之间的第四栅极结构120-4。第四源极/漏极接触件134使用SAC工艺形成并与第四顶部间隔件122-4接触。也就是说，第四源极/漏极接触件134与第四顶部间隔件122-4间隔开第一间隔S1，其基本为零。第四源极/漏极接触件134沿X方向具有第四接触尺寸C4。第四栅极结构120-4具有第四栅极长度G4和第四间距P4。第四MBC晶体管用于低功率电路应用。第四栅极长度G4大于第一栅极长度G1。在一些实施例中，第四栅极长度G4与第一栅极长度G1之比可以在约1.1和约1.5之间。类似地，第四间距P4与第一间距P1之比可以在约1.1和1.5之间。当第四间距P4与第一间距P1之比小于1.1(即，相差10％)时，源极截止电流(Isoff)的增益可以很小，并且不能证明实施不同的栅极间距是合理的。当第四间距P4与第一间距P1之比大于1.5时，导通电流(Ion)可能劣化太多，无法满足先进器件节点的设计要求。第四顶部间隔件122-4可以类似于第一顶部间隔件122-1。

如图11所示，第五MBC晶体管包括设置在两个第五源极/漏极接触件135之间的第五栅极结构120-5。第五源极/漏极接触件135使用SAC工艺形成并与第五顶部间隔件122-5接触。也就是说，第五源极/漏极接触件135与第五顶部间隔件122-5间隔开第一间隔S1，其基本为零。第五源极/漏极接触件135沿X方向具有第五接触尺寸C5。第五栅极结构120-5具有第五栅极长度G5和第五间距P5。第五MBC晶体管用于高速电路应用。第五栅极长度G5可以类似于第一栅极长度G1。类似地，第五间距P5与第一间距P1之比可以在约1.1和1.5之间。当第五间距P5与第一间距P1之比小于1.1(即，相差10％)时，源极截止电流(Isoff)的增益可以很小，并且不能证明实施不同的栅极间距是合理的。当第五间距P5与第一间距P1之比大于1.5时，导通电流(Ion)可能劣化太多，无法满足先进器件节点的设计要求。

在一些实施例中，半导体器件100可以包括第一器件区域100-1中的第一MBC晶体管和第三器件区域100-3中的第三MBC晶体管，以用作以高频操作的串行器/解串器电路。在一些其他实施例中，半导体器件100可以包括第一器件区域100-1中的第一MBC晶体管和第四器件区域100-4中的第四MBC晶体管(或第五器件区域100-5中的第五MBC晶体管)，以用作模拟或低功率电路。

虽然不旨在限制，但是本发明的一个或多个实施例对半导体器件及其形成提供许多益处。例如，本公开提供具有较小栅极长度和间距以及使用自对准接触(SAC)工艺形成的源极/漏极接触件的第一MBC晶体管和具有较大栅极长度和间距以及非SAC源极/漏极接触件的第二MBC晶体管的结构。第一MBC晶体管允许密集封装，适合于高密度电路应用。第二MBC晶体管具有更大的栅极-接触件间隔，以改善击穿电压和寄生电容，适合于高压应用，诸如电子熔丝器件的驱动器和控制器。本公开还提供适合于高频应用的第三MBC晶体管、适合于低功率应用的第四MBC晶体管和适合于高速应用的第五MBC晶体管。

在一个示例性方面中，本公开针对一种半导体器件。半导体器件包括衬底的第一器件区域中的第一晶体管和衬底的第二器件区域中的第二晶体管。第一晶体管包括第一源极/漏极部件和第二源极/漏极部件、夹在第一源极/漏极部件和第二源极/漏极部件之间的第一多个沟道构件、包围在第一多个沟道构件中的每一个周围的第一栅极结构、设置在第一源极/漏极部件上方的第一源极/漏极接触件以及设置在第一栅极结构与第一源极/漏极接触件之间的第一顶部栅极间隔件。第二晶体管包括第三源极/漏极部件和第四源极/漏极部件、夹在第三源极/漏极部件和第四源极/漏极部件之间的第二多个沟道构件、包围在第二多个沟道构件中的每一个周围的第二栅极结构、设置在第三源极/漏极部件上方的第二源极/漏极接触件以及设置在第二栅极结构与第二源极/漏极接触件之间的第二顶部栅极间隔件。第二顶部栅极间隔件和第二源极/漏极接触件之间的距离大于第一顶部栅极间隔件和第一源极/漏极接触件之间的距离。

在一些实施例中，第一多个沟道构件中的每一个沿第一方向延伸，第二多个沟道构件中的每一个沿第二方向延伸，第一顶部栅极间隔件沿第一方向具有第一厚度，第二顶部栅极间隔件沿第二方向具有第二厚度，并且第二厚度大于第一厚度。在一些实施方式中，第一晶体管还包括设置在第一源极/漏极接触件和第一顶部栅极间隔件之间的第一蚀刻停止层，并且第二晶体管还包括设置在第二源极/漏极接触件和第二顶部栅极间隔件之间的第二蚀刻停止层和低k介电层。在一些情况下，第一蚀刻停止层与第一源极/漏极接触件和第一顶部栅极间隔件直接接触。在一些实施例中，第二蚀刻停止层与第二顶部栅极间隔件和低k介电层直接接触。在一些实施例中，第一蚀刻停止层的厚度小于第二蚀刻停止层的厚度。在一些情况下，第一蚀刻停止层和第二蚀刻停止层包括氮化硅，并且低k介电层包括氧化硅。在一些实施方式中，第一器件区域是高密度器件区域，并且第二器件区域是高压器件区域。在一些实施例中，第一栅极结构包括第一栅极长度，第二栅极结构包括大于第一栅极长度的第二栅极长度。

在另一示例性方面中，本公开针对一种半导体器件。半导体器件包括第一晶体管和第二晶体管。第一晶体管包括第一源极/漏极部件和第二源极/漏极部件、沿第一方向夹在第一源极/漏极部件和第二源极/漏极部件之间的第一多个沟道构件、包围在第一多个沟道构件中的每一个周围的第一栅极结构以及设置在第一栅极结构和第一源极/漏极部件之间的第一多个内部间隔件部件。第二晶体管包括第三源极/漏极部件和第四源极/漏极部件、沿第二方向夹在第三源极/漏极部件和第四源极/漏极部件之间的第二多个沟道构件、包围在第二多个沟道构件中的每一个周围的第二栅极结构以及设置在第二栅极结构和第三源极/漏极部件之间的第二多个内部间隔件部件。第一多个内部间隔件部件中的每一个都沿第一方向具有第一厚度，第二多个内部间隔件部件中的每一个都沿第二方向具有第二厚度，并且第二厚度大于第一厚度。

在一些实施例中，第一多个沟道构件与第一多个内部间隔件部件交错。在一些情况下，第一源极/漏极部件沿第一方向的宽度小于第三源极/漏极部件沿第二方向的宽度。在一些实施方式中，第一晶体管还可以包括第一源极/漏极部件上方的第一源极/漏极接触件以及在第一多个沟道构件上沿第一栅极结构的侧壁设置的第一顶部间隔件。第二晶体管还可以包括第三源极/漏极部件上方的第二源极/漏极接触件以及在第二多个沟道构件上沿第二栅极结构的侧壁设置的第二顶部间隔件。第一源极/漏极接触件与第一顶部间隔件之间的距离小于第二源极/漏极接触件与第二顶部间隔件之间的距离。在一些实施例中，第一源极/漏极接触件包括沿第一方向的第三宽度(W3)，第二源极/漏极接触件包括沿第二方向的第四宽度(W4)，并且第四宽度(W4)大于第三宽度(W3)。在一些情况下，第四宽度与第三宽度之比(W4/W3)在约1.2和3.0之间。

在又一示例性方面中，本公开针对一种半导体器件。半导体器件包括高密度晶体管和高压晶体管。高密度晶体管包括限定第一间距的第一栅极结构和第二栅极结构以及沿第一方向设置在第一栅极结构和第二栅极结构之间的第一源极/漏极接触件。高压晶体管包括限定比第一间距大的第二间距的第三栅极结构和第四栅极结构以及沿第二方向设置在第三栅极结构和第四栅极结构之间的第二源极/漏极接触件。第一源极/漏极接触件与第一栅极结构间隔开第一距离。第二源极/漏极接触件与第三栅极结构间隔开第二距离，第二距离大于第一距离。

在一些实施例中，高密度晶体管还包括第一源极/漏极接触件上方的第一接触通孔，高压晶体管还包括第二源极/漏极接触件上方的第二接触通孔，并且第一接触通孔沿第一方向的宽度小于第二接触通孔沿第二方向的宽度。在一些实施方式中，半导体器件还可以包括衬底，并且高密度晶体管还包括沿远离衬底的第三方向堆叠的第一多个沟道构件以及与第一多个沟道构件接触的第一源极/漏极部件。在一些情况下，高压晶体管还包括沿第三方向堆叠的第二多个沟道构件以及与第二多个沟道构件接触的第二源极/漏极部件。第一源极/漏极部件沿第三方向高于第一多个沟道构件中的最顶部沟道构件。第二源极/漏极部件沿第三方向与第二多个沟道构件中的最顶部沟道构件基本齐平。在一些情况下，高密度晶体管还包括设置在第一源极/漏极接触件与第一栅极结构之间的第一蚀刻停止层，高压晶体管还包括设置在第二源极/漏极接触件与第三栅极结构之间的第二蚀刻停止层，并且第二蚀刻停止层沿第二方向的厚度大于第一蚀刻停止层沿第一方向的厚度。在一些情况下，第一蚀刻停止层与第一源极/漏极接触件接触，并且第二蚀刻停止层通过层间介电层与第二源极/漏极接触件间隔开。

在一些实施例中，一种半导体器件，包括：第一晶体管，位于衬底的第一器件区域中，所述第一晶体管包括：第一源极/漏极部件和第二源极/漏极部件，第一多个沟道构件，夹在所述第一源极/漏极部件和所述第二源极/漏极部件之间，第一栅极结构，包围在所述第一多个沟道构件中的每一个周围，第一源极/漏极接触件，设置在所述第一源极/漏极部件上方，和第一顶部栅极间隔件，设置在所述第一栅极结构和所述第一源极/漏极接触件之间；以及第二晶体管，位于所述衬底的第二器件区域中，所述第二晶体管包括：第三源极/漏极部件和第四源极/漏极部件，第二多个沟道构件，夹在所述第三源极/漏极部件和所述第四源极/漏极部件之间，第二栅极结构，包围在所述第二多个沟道构件中的每一个周围，第二源极/漏极接触件，设置在所述第三源极/漏极部件上方，和第二顶部栅极间隔件，设置在所述第二栅极结构和所述第二源极/漏极接触件之间，其中，所述第二顶部栅极间隔件和所述第二源极/漏极接触件之间的距离大于所述第一顶部栅极间隔件和所述第一源极/漏极接触件之间的距离。在一些实施例中，第一多个沟道构件中的每一个沿第一方向延伸，其中，所述第二多个沟道构件中的每一个沿第二方向延伸，其中，所述第一顶部栅极间隔件沿所述第一方向具有第一厚度，其中，所述第二顶部栅极间隔件沿所述第二方向具有第二厚度，并且其中，所述第二厚度大于所述第一厚度。在一些实施例中，第一晶体管还包括设置在所述第一源极/漏极接触件和所述第一顶部栅极间隔件之间的第一蚀刻停止层，其中，所述第二晶体管还包括设置在所述第二源极/漏极接触件和所述第二顶部栅极间隔件之间的第二蚀刻停止层和低k介电层。在一些实施例中，第一蚀刻停止层与所述第一源极/漏极接触件和所述第一顶部栅极间隔件直接接触。在一些实施例中，第二蚀刻停止层与所述第二顶部栅极间隔件和所述低k介电层直接接触。在一些实施例中，第一蚀刻停止层的厚度小于所述第二蚀刻停止层的厚度。在一些实施例中，第一蚀刻停止层和所述第二蚀刻停止层包括氮化硅，其中，所述低k介电层包括氧化硅。在一些实施例中，第一器件区域是高密度器件区域，其中，所述第二器件区域是高压器件区域。在一些实施例中，第一栅极结构包括第一栅极长度，其中，所述第二栅极结构包括大于所述第一栅极长度的第二栅极长度。

在一些实施例中，一种半导体器件，包括：第一晶体管，包括：第一源极/漏极部件和第二源极/漏极部件，第一多个沟道构件，沿第一方向夹在所述第一源极/漏极部件和所述第二源极/漏极部件之间，第一栅极结构，包围在所述第一多个沟道构件中的每一个周围，和第一多个内部间隔件部件，设置在所述第一栅极结构和所述第一源极/漏极部件之间；以及第二晶体管，包括：第三源极/漏极部件和第四源极/漏极部件，第二多个沟道构件，沿第二方向夹在所述第三源极/漏极部件和所述第四源极/漏极部件之间，第二栅极结构，包围在所述第二多个沟道构件中的每一个周围，和第二多个内部间隔件部件，设置在所述第二栅极结构和所述第三源极/漏极部件之间，其中，所述第一多个内部间隔件部件中的每一个都沿所述第一方向具有第一厚度，其中，所述第二多个内部间隔件部件中的每一个都沿所述第二方向具有第二厚度，其中，所述第二厚度大于所述第一厚度。在一些实施例中，第一多个沟道构件与所述第一多个内部间隔件部件交错。在一些实施例中，第一源极/漏极部件沿所述第一方向的宽度小于所述第三源极/漏极部件沿所述第二方向的宽度。在一些实施例中，第一晶体管还包括：第一源极/漏极接触件，位于所述第一源极/漏极部件上方，和第一顶部间隔件，在所述第一多个沟道构件上沿所述第一栅极结构的侧壁设置，其中，所述第二晶体管还包括：第二源极/漏极接触件，位于所述第三源极/漏极部件上方，和第二顶部间隔件，在所述第二多个沟道构件上沿所述第二栅极结构的侧壁设置，其中，所述第一源极/漏极接触件与所述第一顶部间隔件之间的距离小于所述第二源极/漏极接触件与所述第二顶部间隔件之间的距离。在一些实施例中，第一源极/漏极接触件包括沿所述第一方向的第三宽度(W3)，其中，所述第二源极/漏极接触件包括沿所述第二方向的第四宽度(W4)，并且其中，所述第四宽度(W4)大于所述第三宽度(W3)。在一些实施例中，第四宽度与所述第三宽度之比(W4/W3)在约1.2和3.0之间。

在一些实施例中，一种半导体器件，包括：高密度晶体管，包括：第一栅极结构和第二栅极结构，限定第一间距，和第一源极/漏极接触件，沿第一方向设置在所述第一栅极结构和所述第二栅极结构之间；以及高压晶体管，包括：第三栅极结构和第四栅极结构，限定比所述第一间距大的第二间距，和第二源极/漏极接触件，沿第二方向设置在所述第三栅极结构和所述第四栅极结构之间，其中，所述第一源极/漏极接触件与所述第一栅极结构间隔开第一距离，其中，所述第二源极/漏极接触件与所述第三栅极结构间隔开第二距离，所述第二距离大于所述第一距离。在一些实施例中，高密度晶体管还包括所述第一源极/漏极接触件上方的第一接触通孔，其中，所述高压晶体管还包括所述第二源极/漏极接触件上方的第二接触通孔，其中，所述第一接触通孔沿所述第一方向的宽度小于所述第二接触通孔沿所述第二方向的宽度。在一些实施例中，还包括衬底，其中，所述高密度晶体管还包括：第一多个沟道构件，沿远离所述衬底的第三方向堆叠，和第一源极/漏极部件，与所述第一多个沟道构件接触，其中，所述高压晶体管还包括：第二多个沟道构件，沿所述第三方向堆叠，和第二源极/漏极部件，与所述第二多个沟道构件接触，并且其中，所述第一源极/漏极部件沿所述第三方向高于所述第一多个沟道构件中的最顶部沟道构件，其中，所述第二源极/漏极部件沿所述第三方向与所述第二多个沟道构件中的最顶部沟道构件基本齐平。在一些实施例中，高密度晶体管还包括设置在所述第一源极/漏极接触件与所述第一栅极结构之间的第一蚀刻停止层，其中，所述高压晶体管还包括设置在所述第二源极/漏极接触件与所述第三栅极结构之间的第二蚀刻停止层，其中，所述第二蚀刻停止层沿所述第二方向的厚度大于所述第一蚀刻停止层沿所述第一方向的厚度。在一些实施例中，第一蚀刻停止层与所述第一源极/漏极接触件接触，其中，所述第二蚀刻停止层通过层间介电层与所述第二源极/漏极接触件间隔开。

上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。