具体实施方式

为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。

本申请实施例提供了一种屏蔽栅沟槽功率器件的制造方法，以提高屏蔽栅沟槽功率器件的击穿电压以及降低其导通电阻。

图3是本申请实施例提供的屏蔽栅沟槽功率器件的制造方法的流程图。

如图3所示，本实施例提供的屏蔽栅沟槽功率器件的制造方法，包括：

S01：提供一衬底，所述衬底的表面形成有外延层，所述外延层中形成有若干沟槽，所述沟槽的侧壁与所述衬底的表面的角度为87°～93°，所述外延层的厚度为3微米～9微米，且所述外延层的体电阻为0.01欧姆每厘米～0.2欧姆每厘米；

S02：形成第一介质层，所述第一介质层覆盖所述沟槽的内壁及所述衬底的表面，其中，至少部分所述第一介质层利用湿氧氧化工艺形成；

S03：形成第一导电层，所述第一导电层填充所述沟槽，蚀刻部分所述第一导电层以剩余的第一导电层形成屏蔽栅；

S04：形成第二介质层及第一栅氧层，所述第二介质层覆盖所述屏蔽栅，所述第一栅氧层覆盖所述沟槽的侧壁以及所述第二介质层；

S05：形成第二栅氧层，所述第二栅氧层覆盖所述第一栅氧层的内壁，且其底部拐角的形状为圆弧形；以及，

S06：于所述沟槽中形成栅极。

图2a～图2i为本申请实施例提供的屏蔽栅沟槽功率器件的制造方法相应步骤对应的结构示意图，以下将将结合图2a～图2i详细说明本实施例提供的屏蔽栅沟槽功率器件的制造方法。

其中，屏蔽栅沟槽功率器件可以为屏蔽栅沟槽MOSFET功率器件，也可以为包括MOSFET结构的功率器件，例如MOS控制晶闸管(MCT)、IGBT等。在本实施例中，屏蔽栅沟槽功率器件以上下结构的屏蔽栅沟槽MOSFET功率器件为例加以说明。

请参照图2a，执行步骤S01，提供一衬底，衬底10的表面形成有外延层10a，外延层10a中形成有若干沟槽11，沟槽11的侧壁与衬底10的表面的角度为87°～93°，外延层10a的厚度为3微米～9微米，且体电阻为0.01欧姆每厘米～0.2 欧姆每厘米。

衬底10可以为硅基半导体或绝缘体上硅(SOI)衬底10，本实施例中衬底 10以硅衬底为例加以说明。衬底10包括基底10b以及覆盖基底10b的外延层 10a，以N型MOSFET功率器件为例，衬底10和外延层的掺杂类型均是N型，且基底10b的掺杂浓度高于外延层10a的掺杂浓度。

在本实施例中，外延层10a的体电阻为0.01欧姆每厘米～0.2欧姆每厘米，外延层10a的厚度为3微米～9微米，其体电阻及厚度均小于现有屏蔽栅沟槽功率器件的外延层的体电阻及厚度范围，从而使得本实施例所提供的屏蔽栅沟槽功率器件具有更小的导通电阻。应理解，现有屏蔽栅沟槽功率器件中，若想降低外延层的体电阻(现有外延层的体电阻大于0.15欧姆每厘米)或厚度(现有外延层的厚度大于7微米)，则难以保证其击穿电压和漏电流。在实际中，基底 10b的厚度远大于外延层10a的厚度，在本实施例所提供的附图中基底10b及外延层10a厚度关系仅为便于示意说明。

优选的，在本实施例中，外延层10a可为单层外延层，该单层外延层的厚度为3微米～7微米，且体电阻为0.05欧姆每厘米～0.15欧姆每厘米，以降低屏蔽栅沟槽功率器件的导通电阻。

进一步的，外延层10a还可为依次相接的多层外延层，多层外延层的掺杂类型一致(同为N型或P型)，但掺杂浓度沿深度方向渐变，且靠近基底10b(远离衬底10表面)的部分外延层10a的掺杂浓度较高，而远离基底10b(靠近衬底10表面)的部分外延层的掺杂浓度较低，在改善电场分布提高击穿电压的同时还可降低屏蔽栅沟槽功率器件的导通电阻。优选的，外延层10a为双层外延层，包括相接的第一外延层以及第二外延层，第一外延层远离衬底10的表面(即位于外延层10a的下层)，且厚度为1mm～4mm，体电阻为0.01欧姆每厘米～0.1 欧姆每厘米，第二外延层靠近衬底10的表面(即位于外延层10a的上层)，且厚度为2mm～5mm，体电阻为0.1欧姆每厘米～0.2欧姆每厘米。

若干沟槽11形成于衬底10的外延层10a中，并间隔排列，在本实施例中的沟槽11用于形成屏蔽栅及栅极。应理解，于衬底10的外延层10a中还可具有其他沟槽11，用于形成其他结构，例如导电电极或ESD保护结构等，在本实施例中并不以为限制。

需要特别说明的是，本实施例中的沟槽11的侧壁与衬底10表面的角度α为87°～93°，以进一步改善电场分布，以提高击穿电压。优选的，沟槽11的侧壁与衬底10表面的角度α为87°～90°，以利于后续的沟槽11中膜层的填充。在本实施例中，可采用深沟槽蚀刻工艺形成上述侧壁较为垂直的沟槽11。上述若干沟槽11可同步形成，其深度及开口均可相同，底部拐角的形状可以为圆弧形或直角形。本实施例中，沟槽11的底部拐角为圆弧形。

请参照图2b，执行步骤S02，形成第一介质层21，第一介质层21覆盖沟槽 11的内壁及衬底10的表面，其中，至少部分第一介质层21利用湿氧氧化工艺形成。

其中，第一介质层21可为氧化硅。采用湿氧氧化工艺在前述所形成的侧壁较为垂直的(深宽比)沟槽11中，形成致密、均匀的第一介质层21，是本实施例的重要步骤之一。一方面，利用湿氧氧化工艺形成的第一介质层21具有较快的形成速率，可在提高制造效率的同时防止较慢形成方式(例如干氧氧化)中所导致的沟槽11的提前封口(收口)，以解决现有的较为垂直侧壁的沟槽11的难以形成第一介质层21的问题。而另一方面，采用湿氧氧化工艺形成的第一介质层21的成膜质量相对较高，可满足本实施例中的隔离需求。应理解，在现有屏蔽栅沟槽功率器件的制造方法中为解决(深宽比)沟槽中形成氧化硅时提前收口的问题，而将沟槽的侧壁与衬底表面的角度设置较为倾斜，例如小于85°，以利于沟槽填充，而牺牲(降低)了屏蔽栅沟槽功率器件的击穿电压。

进一步的，在形成第一介质层21时，可执行湿氧氧化工艺形成部分厚度的第一介质层21，再利用CVD法形成剩余厚度的第一介质层21，以降低形成第一介质层21时对沟槽11侧壁中硅的消耗。其中，两种工艺方式所形成的厚度及其厚度关系，可结合沟槽11的深宽比以及功率器件的击穿电压需求而定。

请参照图2c及2d，执行步骤S03，形成第一导电层22，第一导电层22填充沟槽11以及覆盖衬底10的表面，蚀刻部分第一导电层22，并以沟槽11中剩余的第一导电层22形成屏蔽栅221。

第一导电层22的材质可为多晶硅，屏蔽栅221的形成过程例如：如图2c 所示，可采用LPCVD法形成第一导电层22覆盖填充沟槽11以及覆盖衬底10 的表面，然后蚀刻去除衬底10表面以及沟槽11中设定深度的第一导电层22，以沟槽11中剩余的第一导电层22形成屏蔽栅221，如图2d所示。

请参照图2e及图2f，执行步骤S04，形成第二介质层23，第二介质层23 覆盖屏蔽栅，作为屏蔽介质层。

其中，第二介质层23可为氧化硅，例如采用LPCVD法形成，形成方法可例如图2e及图2f所示：形成第二介质层23，第二介质层23填充沟槽11；回蚀刻第二介质层23及第一介质层21，去除设定深度的第二介质层23及第一介质层21，以部分暴露沟槽11的侧壁。由于在本实施例中，第一介质层21和第二介质层23均为氧化硅，则可在去除第二介质层23时同步去除相应位置的第一介质层21。应理解，形成的第二介质层23还覆盖衬底10表面(图中未示出)，在去除第二介质层23时，也相应去除位于衬底10表面的第一介质层21。

接着，请参照图2g，形成第一栅氧层31，第一栅氧层31覆盖沟槽11的侧壁以及第二介质层23。

其中，可执行干氧氧化工艺形成第一栅氧层31，以形成膜层质量更高的栅氧层。由于沟槽11的侧壁与第二介质层23的上表面的差异，导致第一栅氧层的底部拐角311向沟槽11的外侧凹陷，进而导致该处的第一栅氧层31较薄，而使得屏蔽栅沟槽功率器件在该薄弱处产生较大漏电，增大损耗。

请参照图2h，执行步骤S05，形成第二栅氧层32，第二栅氧层32覆盖第一栅氧层31的内壁，包括第一栅氧层31的侧壁及底部，且第二栅氧层的底部拐角322的形状为圆弧形。

具体的，可采用PECVD法形成第二栅氧层32，该第二栅氧层32具有较佳的附着性及台阶覆盖性，其不仅覆盖于第一栅氧层31的侧壁及底部，还较多填充第一栅氧层的底部拐角311，从而形成一圆弧形的第二栅氧层的底部拐角322，进而解决了第一栅氧层的底部拐角311容易产生较大漏电的问题，，并有利于在提高击穿电压以及降低漏电的前提下，降低屏蔽栅沟槽功率器件的导通电阻。应理解，利用其他工艺方法形成具有较佳附着性以及台阶覆盖性的第二栅氧层 32也是可行的，例如HDP-CVD等。

请参照图2i，执行步骤S06，于沟槽11中形成栅极33。

具体的，栅极的材质可以为多晶硅，形成方法例如：形成第二导电层，第二导电层填充沟槽11并覆盖衬底10表面，接着，回蚀刻或CMP第二导电层至与衬底10表面的高度差在预设范围内，以沟槽11中剩余的第二导电层形成栅极33。

最后，本实施提供的屏蔽栅沟槽功率器件的制造方法还包括后续的基区、源区、源极金属垫层和栅极33金属垫层的形成，上述步骤的形成采用本领域常用的方法形成，例如是依次可以经过P-body注入、扩散，N源极注入、扩散， ID淀积、接触孔光刻、刻蚀、正面金属淀积及图形化、背面减薄及金属化等工艺流程，从而完成整个器件制造工艺，在此不详细说明。

综上所述，在本发明提供的屏蔽栅沟槽功率器件的制造方法具有以下有益效果：

1)利用湿氧氧化工艺所形成的第一介质层覆盖较为侧壁与衬底表面较为垂直的沟槽，从而解决了较为垂直沟槽难以填充的问题，并利用较为垂直的沟槽改善电场分布，提高击穿电压，在利用第二栅氧层覆盖第一栅氧层内壁，特别是第一栅氧层的底部拐角，增大底部拐角处的栅氧层厚度，改善栅源间漏电，减少损耗；

2)还可利用上述屏蔽栅沟槽功率器件的高击穿电压，降低外延层的体电阻至0.01欧姆每厘米～0.2欧姆每厘米或降低外延层厚度至3微米～9微米，以降低屏蔽栅沟槽功率器件的导通电阻。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。