阅读说明：本技术 一种像素数据处理方法和集成芯片 (Pixel data processing method and integrated chip ) 是由 魏巍 殷建东 于 2020-07-07 设计创作，主要内容包括：本发明公开了一种像素数据处理方法和集成芯片。该方法包括：若处理像素数据的当前工作频率超出有效工作频率范围,则确定实际并行处理的像素数,以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率；根据所述实际并行处理的像素数确定像素格式；将所述像素数据每个时钟输入的像素数转换为所述像素格式。上述技术方案通过将每个时钟输入的像素数转换为能够满足所确定的实际并行处理的像素数的格式,以降低处理像素数据的工作频率,提高集成芯片工作的稳定性。(The invention discloses a pixel data processing method and an integrated chip. The method comprises the following steps: if the current working frequency of the processed pixel data exceeds the effective working frequency range, determining the number of pixels actually processed in parallel, so that the working frequency corresponding to the number of pixels actually processed in parallel is lower than the current working frequency; determining a pixel format according to the actual parallel processing pixel number; and converting the number of pixels input by each clock of the pixel data into the pixel format. According to the technical scheme, the pixel number input by each clock is converted into the format capable of meeting the determined pixel number of actual parallel processing, so that the working frequency of pixel data processing is reduced, and the working stability of the integrated chip is improved.)

一种像素数据处理方法和集成芯片

技术领域

本发明实施例涉及数据通信技术领域，尤其涉及一种像素数据处理方法和集成芯片。

背景技术

视频图像处理系统在设备检验/检测、安全监控、工业视觉以及人工智能等众多的领域中得到日益广泛的应用。随着视频图像处理系统分辨率的不断提升，视频显示的终端设备上使用的通道(Lane)数增多，链路速率(Link Rate，LR)也在不断提高，这对视频图像处理系统的硬件平台的稳定性、协调性等的要求越来越高。

在数据处理量大增的场景下，集成芯片并行处理像素数据的能力是有限的，每个像素的位数(Bits Per Pixel，BPP)、帧率(Frame Rate，FR)等的提升，都会造成被送入集成芯片知识产权(Intelligent Property，IP)核内的待处理的像素数据大幅度增多，使得集成芯片的工作频率过高、数据处理性能下降，影响到集成芯片运行的稳定性。

发明内容

本发明提供了一种像素数据处理方法和集成芯片，以降低处理像素数据的工作频率，提高集成芯片工作的稳定性。

第一方面，本发明实施例提供了一种像素数据处理方法，应用于视频图像处理系统的集成芯片，包括：

若处理像素数据的当前工作频率超出有效工作频率范围，则确定实际并行处理的像素数，以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率；

根据所述实际并行处理的像素数确定像素格式；

将所述像素数据每个时钟输入的像素数(Pixels per Clock，PPC)转换为所述像素格式。

进一步的，还包括：

根据所述每个时钟输入的像素数和实际并行处理的像素数，调整内部存储空间的实际使用尺寸，并将像素数据缓存至所述内部存储空间。

进一步的，所述确定实际并行处理的像素数，包括：

根据帧率、每个像素的位数、实际并行处理的像素数与工作频率之间的映射关系，计算实际并行处理的像素数，以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率。

进一步的，还包括：

若所述实际并行处理的像素数对应的工作频率仍超出所述有效工作频率范围，则通过以下方式至少之一，使得所述实际并行处理的像素数对应的工作频率属于所述有效工作频率范围：

调整所述帧率；

调整所述帧率调整的步长；

调整所述每个像素的位数。

进一步的，所述调整所述帧率，包括：

从面板能够支持的帧率的上限开始，根据所述帧率调整的步长，按照递减的方式调整所述帧率。

进一步的，还包括：通过以下方式至少之一，提高面板显示的总像素数：

调整每个像素的位数；

调整帧率调整的步长；

调整帧率；

调整实际并行处理的像素数；

调整内部存储空间的实际使用尺寸。

进一步的，所述调整帧率，包括：

从面板能够支持的帧率的下限开始，根据所述帧率调整的步长，按照递增的方式调整所述帧率。

第二方面，本发明实施例提供了一种集成芯片，包括：处理器和存储器；

所述存储器用于缓存像素数据；

所述处理器中设置有：

并行数据控制模块，用于若处理像素数据的当前工作频率超出有效工作频率范围，则确定实际并行处理的像素数，以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率；

数据转换模块，用于根据所述实际并行处理的像素数确定像素格式；

输入数据控制模块，将所述像素数据每个时钟输入的像素数转换为所述像素格式。

进一步的，包括：

存储器状态控制模块，用于根据所述每个时钟输入的像素数和所述实际并行处理的像素数，调整所述存储器的内部存储空间的实际使用尺寸，并将像素数据缓存至所述存储器的内部存储空间。

进一步的，所述存储器包括以下至少之一：先进先出(First Input FirstOutput，FIFO)存储器、随机存取存储器(Random Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)、内部逻辑模块。

本发明实施例提供了一种像素数据处理方法和集成芯片。该方法包括：若处理像素数据的当前工作频率超出有效工作频率范围，则确定实际并行处理的像素数，以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率；根据所述实际并行处理的像素数确定像素格式；将所述像素数据每个时钟输入的像素数转换为所述像素格式。上述技术方案通过将每个时钟输入的像素数转换为能够满足所确定的实际并行处理的像素数的格式，以降低处理像素数据的工作频率，提高集成芯片工作的稳定性。

附图说明

图1为本发明实施例一提供的一种像素数据处理方法的流程图；

图2为本发明实施例二提供的一种像素数据处理方法的流程图；

图3为本发明实施例三提供的一种集成芯片的硬件结构示意图；

图4为本发明实施例三提供的一种集成芯片处理器的结构示意图；

图5为本发明实施例三提供的一种像素数据处理过程的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1为本发明实施例一提供的一种像素数据处理方法的流程图，本实施例可适用于对像素数据进行处理的情况，具体的，可适用于基于现场可编程门阵列(FieldProgrammable Gate Array，FPGA)和嵌入式系统的视频图像处理系统，尤其涉及带有视频电子标准协会(Video Electronics Standards Association，VESA)的数字式视频接口标准(DisplayPort，DP)、移动产业处理器接口标准(Mobile Industry ProcessorInterface，MIPI)、高清多媒体接口标准(High Definition Multimedia Interface，HDMI)的视频图像处理系统。该方法可以由视频图像处理系统的集成芯片执行，集成芯片包括但不限于FPGA、微控制单元(Microcontroller Unit，MCU)、数字信号处理器(Digital SignalProcessor，DSP)等。

如图1所示，该方法具体包括如下步骤：

S110、若处理像素数据的当前工作频率超出有效工作频率范围，则确定实际并行处理的像素数，以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率。

具体的，视频图像处理系统中，面板显示的总像素数、BPP或者FR越高，处理像素数据的工作频率也越高，如果处理像素数据的工作频率(像素时钟)超出有效工作频率范围，则无法保证集成芯片处理像素数据的稳定性，无法保证视频图像处理系统的可靠运行。在这种情况下，本实施例通过计算并调整实际并行处理的像素数，旨在满足系统的稳定性和可靠性需求。例如，在其他影响因素不变的情况下，选用更高的实际并行处理的像素数，可以提高并行处理的效率，从而降低集成芯片处理像素数据的工作频率，在此基础上，也可以支持总像素数更高的面板显示和帧率。

示例性的，有效工作频率范围包含集成芯片支持的最大工作频率阈值，如果当前工作频率超过了该最大工作频率阈值，则需要计算并调整实际并行处理的像素数，例如，在每个时钟输入的像素数为2时，当前工作频率超过了最大工作频率阈值，则可以将实际并行处理的像素数调整为4，从而降低处理像素数据的工作频率。

S120、根据所述实际并行处理的像素数确定像素格式。

具体的，本实施例中所确定的实际并行处理的像素数，能够使集成芯片工作在较低的工作频率，在确定实际并行处理的像素数的基础上，据此确定对应的像素格式，作为对输入的像素数据进行格式转换的依据。

S130、将所述像素数据每个时钟输入的像素数转换为所述像素格式。

具体的，每个时钟输入的像素数影响了集成芯片的并行处理能力，每个时钟输入的像素数越多，对像素数据的处理结构越复杂，并行处理能力相应越强。本实施例中，依据所确定的像素格式，对像素数据的每个时钟输入的像素数进行转换，在转换为该像素格式的情况下，实际进入IP核的像素数也与所确定的实际并行处理的像素数一致，从而在一定程度上降低集成芯片的工作频率。需要说明的是，转换后，每个时钟输入的像素数已不再是工作频率的影响因素，影响工作频率的主要因素是实际并行处理的像素数。

如果经过对实际并行处理的像素数的调整后，当前工作频率属于有效工作频率范围(例如，低于最大工作频率阈值)，则无需再进行其他调整，可以按照当前的BPP、FR、实际并行处理的像素数等对像素数据进行处理和输出；而如果经过对实际并行处理的像素数的调整后，当前工作频率仍然超出有效工作频率范围，则还需要进行进一步的调整，例如降低BPP、降低FR等，直至处理像素数据的工作频率满足有效工作频率范围。

进一步的，在调整实际并行处理的像素数以降低工作频率的过程中，还需要配合调整内部存储空间的实际使用尺寸，以平衡存储器件的内外资源，特别是存储资源，避免资源占用率过高引起的系统不稳定甚至崩溃。经过对实际并行处理的像素数以及内部存储空间实际使用尺寸的调整后，用于缓存像素数据的内部存储空间也应属于存储器稳定工作的状态，即内部存储空间的占用率小于一定的边界值。对于FPGA，边界值例如设置为90％，如果在当前的BPP、FR、实际并行处理的像素数等状态下，缓存的像素数据占用了内部存储空间的90％以上的资源时，也无法保证集成芯片的稳定运行。

本发明实施例一提供的一种像素数据处理方法，通过将每个时钟输入的像素数转换为能够满足所确定的实际并行处理的像素数的格式，以降低处理像素数据的工作频率，提高集成芯片工作的稳定性。

实施例二

图2为本发明实施例二提供的一种像素数据处理方法的流程图，本实施例是在上述实施例的基础上进行优化，对调整处理像素数据的工作频率的过程进行具体描述。本实施例中，首先通过调整实际并行处理的像素数降低处理像素数据的工作频率；如果调整实际并行处理的像素数之后，处理像素数据的工作频率仍超过有效工作频率范围，则进一步调整BPP、FR和/或调整FR调整的步长，以使处理像素数据的工作频率处于有效工作频率范围之内，这种调整方式可以快速将处理像素数据的工作频率降低至有效工作频率范围内，保证系统运行的稳定性。

本实施例中，在保证处理像素数据的工作频率处于有效工作频率范围之内的前提下，还尽可能地提高面板显示的总像素数，进而提高像素数据处理的效率。需要说明的是，未在本实施例中详尽描述的技术细节可参见上述任意实施例。

具体的，如图2所示，该方法具体包括如下步骤：

S201、调整每个时钟输入的像素数，并确定处理像素数据的当前工作频率。

本实施例中，对实际并行处理的像素数的调整是最有效的降低工作频率的方式，除此之外，还可以预先对每个时钟输入的像素数以及对实际进入IP核的像素数进行调整。示例性的，在处理像素数据的过程中，对工作频率的调整可以分为三级：首先，在集成芯片的工作参数范围内预先调整每个时钟输入的像素数，确定当前工作频率；如果预先调整每个时钟输入的像素数，无法保证当前工作频率属于有效工作频率范围，则调整实际进入IP核的像素数，与此同时，也结合内部存储空间的实际使用尺寸的调整，以优化工作频率，如果经过对内部存储空间的调整，当前工作频率仍无法满足有效工作频率范围，例如，在需要支持4K、8K等更高的分辨率的场景下，需要处理和输出显示的总像素数的要求较高，则进一步通过调整实际并行处理的像素数以满足实际需求，在此过程中也结合内部存储空间的实际使用尺寸调整。

S202、处理像素数据的当前工作频率超出有效工作频率范围？若是，则执行S203；若否，则执行S209。

S203、根据帧率、每个像素的位数、实际并行处理的像素数与工作频率之间的映射关系，计算实际并行处理的像素数，以使该实际并行处理的像素数对应的工作频率低于所述当前工作频率。

具体的，本实施例中，可以根据帧率、每个像素的位数BPP、实际并行处理的像素数与工作频率之间的映射关系，确定能够满足使得工作频率降低的实际并行处理的像素数。表1为帧率、BPP、PPC、实际并行处理的像素数与工作频率之间的映射关系表。

表1帧率、BPP、PPC、实际并行处理的像素数与工作频率之间的映射关系表

如表1所示，在经过转换之后，每个时钟输入的像素数不再是工作频率的影响因素，取而代之的是实际并行处理的像素数。其中，BPP与工作频率呈正相关，FR与工作频率呈正相关，实际并行处理的像素数与工作频率呈负相关。根据表1所示的映射关系，在当前工作频率超出有效工作频率范围的情况下，可以保持帧率和BPP不变、选用更高的实际并行处理的像素数来降低工作频率；如果仅通过调整实际并行处理的像素数，仍然无法使工作频率满足有效工作频率范围，则还需要进一调整BPP和/或FR。

需要说明的是，表1仅给出了帧率、BPP、PPC的部分示例性的取值。在实际应用中，面板通常支持一个帧率范围，例如30～60Hz、60～120Hz、75～144Hz等；视频图像处理系统中支持的BPP包括：18、24、30、36、48等，在其他影响因素不变的情况下，BPP为48时，会比BPP为24时IP核实际工作时钟提升25％左右，实际工作时钟的提升会与实际使用的器件类型密切相关。

在一些实施例中，有效工作频率范围与集成芯片的IP核类型相关，通常情况下，有效工作频率范围是指能够使集成芯片IP核正常运转并处理数据的标称范围，例如为80～135MHz。

S204、根据所述实际并行处理的像素数确定像素格式。

S205、将每个时钟输入的像素数转换为所述像素格式。

S206、根据每个时钟输入的像素数和实际并行处理的像素数，调整内部存储空间的实际使用尺寸，并将像素数据缓存至内部存储空间。

具体的，本实施例中，通过自适应地调整内部存储空间的实际使用尺寸，配合像素数据的转换过程对未处理的像素数据进行缓存。需要说明的是，本实施例不限定S206和S203-S205的执行顺序，即，在处理每个时钟输入的像素数和实际并行处理的像素数的关系的过程中，可以灵活地对输入的像素数据或转换后的输出的像素数据进行缓存，高效利用存储器的内部存储空间，提高像素数据处理的效率。

S207、该实际并行处理的像素数对应的工作频率仍超出有效工作频率范围？若是，则执行S207；否则，执行S209。

S208、调整帧率、帧率调整的步长或每个像素的位数中的至少之一，使得实际并行处理的像素数对应的工作频率属于有效工作频率范围。

具体的，若实际并行处理的像素数对应的工作频率仍超出有效工作频率范围，则通过以下方式至少之一，使得实际并行处理的像素数对应的工作频率属于有效工作频率范围：调整帧率；调整帧率调整的步长；调整每个像素的位数。

具体的，实际并行处理的像素数(以及相应的内部存储空间的实际使用尺寸)，是影响像素数据处理性能的主要因素，本实施例中，尽可能的利用存储器内部存储空间，提高实际并行处理的像素数，以尽可能提升帧率和BPP的值，达到尽可能高的像素数据处理或显示性能。如果经过上述调整，实际并行处理的像素数对应的工作频率仍超出有效工作频率范围，则进一步调整其他参数，得实际并行处理的像素数对应的工作频率属于有效工作频率范围。

示例性的，调整帧率，具体可以为：从面板能够支持的帧率的上限开始，根据帧率调整的步长，按照递减的方式调整帧率，从而在使实际并行处理的像素数对应的工作频率降低至有效工作频率范围的同时，还可以使面板能够在最佳帧率(满足有效工作频率范围的最高帧率)下显示。

示例性的，调整帧率调整的步长，具体可以为：优先增加帧率调整的步长，对帧率进行粗略调整，以在最短的调整时间内获取面板能够稳定运行的情况下的显示帧率。

示例性的，调整每个像素的位数，具体可以为：优先减小每个像素的位数，以以在最短的调整时间内确保面板能够稳定显示。

S209、通过调整每个像素的位数、帧率调整的步长、帧率、实际并行处理的像素数、内部存储空间的实际使用尺寸中的至少之一，提高面板显示的总像素数。

本实施例中，在实际并行处理的像素数对应的工作频率属于有效工作频率范围的前提下，还通过对各参数进行调整，在保证集成芯片处理像素数据的稳定性的前提下，尽可能地提高面板显示的总像素数，提高像素数据处理效率和显示性能。

示例性的，调整帧率，具体可以为：从面板能够支持的帧率的下限开始，根据所述帧率调整的步长，按照递增的方式调整所述帧率，以保证面板能够在最佳帧率下显示。

进一步的，调整帧率调整的步长，具体可以为：优先减小帧率调整的步长，以较小的步长，可以实现对帧率的精细调整，有利于获取最佳帧率。

进一步的，调整每个像素的位数，具体可以为：优先增加每个像素的位数(BPP)，从而在使实际并行处理的像素数对应的工作频率降低至有效工作频率范围的前提下，尽可能提升面板的显示能力。

进一步的，优先调整其他参数，在对其他参数的调整无法满足实际需求时，再调整实际并行处理的像素数，实际并行处理的像素数可以不变或者减小，以尽量在在不进行调整的情况下完成面板的基本运行。

通过上述调整，能够提高面板显示的总像素数，从而平衡面板和视频图像处理系统的性能，达到面板能够稳定显示和输出的能力。

S210、处理并输出像素数据。

以下通过一实例对工作参数调整过程进行说明。本实例基于表1所示的映射关系对像素数据处理的工作频率进行调整。示例性的，对于某种视频图像处理系统中支持面板，通过计算，其总的像素数为：8888000；BPP为48时，会比BPP为24时IP核实际工作时钟提升25％左右；IP核的有效工作频率范围是：80～135MHz；面板的实际帧率范围为：30～75Hz；每个时钟输入的像素数的值为1、2、4。

示例性的，可以按照如下优先级顺序采用不同的方式调整工作频率：

1)增加或减小进入IP核的实际并行处理的像素数；

2)调整存储器内部存储空间的实际使用尺寸，存储器包含FIFO、RAM、ROM和逻辑模块等；

3)增加或减小帧率调整的步长；

4)增加或减小每个像素的位数；

5)增加或减小帧率。

对于1)，优先增加进入IP核的像素数，以提高图像处理能力，从而有效提升像素数据处理效率、降低工作频率；

对于3)，优先增加帧率调整的步长，对帧率进行粗略调整，以在最短的调整时间内获取面板能够基本运行的情况下的显示帧率；

对于4)，优先减小每个像素的位数，以确保面板能够稳定显示；

对于5)，优先从面板能够支持的帧率的上限开始尝试，按递减的方式调整，以在降低工作频率的同时，使面板能够在最佳的帧率下显示。

示例性的，可以按照如下优先级顺序采用不同的方式提高面板显示的总像素数：

1)增加或减小每个像素的位数；

2)增加或减小帧率；

3)增加或减小帧率调整的步长；

4)增加或减小进入IP核的像素数；

5)调整器件内部使用的存储，包含FIFO、RAM、ROM和逻辑模块等。

对于1)，优先增加每个像素的位数，以提升面板的显示能力；

对于2)，优先从面板能够支持的帧率的下限开始尝试，按递增的方式调整，以使面板能够在稳定工作的前提下以最佳帧率下显示；

对于3)，优先减小帧率调整的步长，对帧率进行精细调整，以获取适应性能提升策略情况下的最佳性能下的显示帧率；

对于4)，优先减小或者不改变进入IP核的实际并行处理的像素数，在不进行调整的情况下完成面板的稳定显示。

本发明实施例二提供的一种像素数据处理方法，在上述实施例的基础上进行优化，首先通过调整实际并行处理的像素数降低处理像素数据的工作频率，然后可以进一步调整BPP、FR和/或调整FR调整的步长，以使处理像素数据的工作频率处于有效工作频率范围之内，从而快速有效地将处理像素数据的工作频率降低至有效工作频率范围内，保证系统运行的稳定性；并且通过按照一定的优先级顺序，灵活调整各参数，提高面板显示的总像素数，进而提高像素数据处理的效率和面板显示性能。

实施例三

图3为本发明实施例三提供的一种集成芯片的硬件结构示意图。集成芯片可以为FPGA、MCU、DSP等。如图3所示，本实施例提供的集成芯片包括：处理器310和存储器320；其中，存储器320用于缓存像素数据。该集成芯片中的处理器310可以是一个或多个，图3中以一个处理器310为例，处理器310和存储器320可以通过总线或其他方式连接，图3中以通过总线连接为例。

存储器320作为一种计算机可读存储介质，还可用于存储一个或多个程序，所述一个或多个程序被处理器310执行，使得处理器310实现上述实施例中任意所述的像素数据处理方法。

图4为本发明实施例三提供的一种集成芯片处理器的结构示意图。如图4所示，处理器310中设置有：

并行数据控制模块20，用于若处理像素数据的当前工作频率超出有效工作频率范围，则确定实际并行处理的像素数，以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率；

数据转换模块30，用于根据所述实际并行处理的像素数确定像素格式；

输入数据控制模块10，将所述像素数据每个时钟输入的像素数转换为所述像素格式。

本发明实施例三提供的一种集成芯片，通过将每个时钟输入的像素数转换为能够满足所确定的实际并行处理的像素数的格式，以降低处理像素数据的工作频率，提高集成芯片工作的稳定性。

在上述实施例的基础上，还包括：

存储器状态控制模块，用于根据所述每个时钟输入的像素数和所述实际并行处理的像素数，调整所述存储器的内部存储空间的实际使用尺寸，并将像素数据缓存至所述存储器的内部存储空间。

在上述实施例的基础上，存储器320包括以下至少之一：FIFO存储器、RAM、ROM、内部逻辑模块。

进一步的，并行数据控制模块20，用于根据帧率、每个像素的位数、实际并行处理的像素数与工作频率之间的映射关系，计算所述实际并行处理的像素数，以使所述实际并行处理的像素数对应的工作频率低于所述当前工作频率。

进一步的，并行数据控制模块20，还用于若所述实际并行处理的像素数对应的工作频率仍超出所述有效工作频率范围，则通过以下方式至少之一，使得所述实际并行处理的像素数对应的工作频率属于所述有效工作频率范围：

调整所述帧率；

调整所述帧率调整的步长；

调整所述每个像素的位数。

进一步的，并行数据控制模块20，还用于通过以下方式至少之一，提高面板显示的总像素数：

调整每个像素的位数；

调整帧率调整的步长；

调整帧率；

调整实际并行处理的像素数；

调整内部存储空间的实际使用尺寸。

图5为本发明实施例三提供的一种像素数据处理过程的示意图。如图5所示，输入数据控制模块10，用于对每个时钟输入的像素数进行有效的控制，以适配进入IP核的实际并行处理的像素数的要求。

并行数据控制模块20，用于计算IP核内实际并行处理的像素数，同时，根据计算结果，动态调整输入数据控制模块10、数据转换模块和存储器内部存储空间的使用状态，例如，当实际并行处理的像素数确定后，存储器内部可使用的存储不满足像素数据处理的要求时，可以调整输入数据控制模块10，以控制实际的PPC，缓解内部的存储压力。

存储器状态控制模块40，用于对像素数据进行缓存等处理。

数据转换模块30，用于确定实际并行处理的像素数对应的格式，并通知输入数据控制模块10将PPC转换为实际进入IP核的格式，并输出实际进入IP核的像素的使能信号，以控制实际的像素输出。

存储器状态控制模块40可配合实现两部分功能：一个用于输入数据控制模块中对于每个时钟输入的像素数的调整；另一个用于并行数据控制模块20和数据转换模块30对实际进入IP核的并行处理的像素数据和使能的调整。

在像素数据处理过程中，并行数据控制模块20确定实际并行处理的像素数并通知数据转换模块30需要进行并行处理；数据转换模块30确定相应的格式并通知输入数据控制模块10，由输入数据控制模块10将输入的PPC转换为并行数据控制模块20需要的格式；存储器状态控制模块40缓存像素数据，以配合输入数据控制模块10对PPC的调整、以及并行数据控制模块20和数据转换模块30对实际并行处理的像素数的调整，最终使工作频率处于有效工作频率范围，也支持更高像素数的面板显示。

数据转换模块30确认需要转换的并行像素的格式，例如，2、4或者更高时，向输入数据控制模块10发起请求，将需要并行处理的像素数下发，输入数据控制模块10启动将PPC转换为适用于实际并行处理的像素数的格式的进程，此进程包含像素宽度变换、位变换等更多的变换要求，在进程启动后，会根据预先设定好的存储方式通知存储器状态控制模块40的调整PPC部分，调用相应的内部存储空间，完成格式转换。

本实施例提出的集成芯片与上述任意实施例提出的像素数据处理方法属于同一发明构思，未在本实施例中详尽描述的技术细节可参见上述任意实施例，并且本实施例具备与执行像素数据处理方法相同的有益效果。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。