一种沟槽型碳化硅晶体管及其制备方法
阅读说明：本技术 一种沟槽型碳化硅晶体管及其制备方法 (Groove type silicon carbide transistor and preparation method thereof ) 是由 郑柳 何志 于 2021-06-17 设计创作，主要内容包括：本发明属于半导体技术领域,公开了一种沟槽型碳化硅晶体管,包括碳化硅半导体薄膜、基区掺杂区、源区掺杂区、栅沟槽、绝缘介质薄膜Ⅰ、绝缘介质薄膜Ⅱ、栅电极、基区导电薄膜、隔离介质薄、源电极和漏电极。本发明将主结边缘刻蚀成台面形状,改变了器件中结边缘的形貌,从而缓解结边缘附近电场集中,提高了器件反向击穿电压、耐压性能和可靠性。本发明还公开了一种沟槽型碳化硅晶体管的制备方法,在制备栅氧化层时,首先在栅沟槽内沉积多晶硅或非晶硅,然后再对其进行刻蚀和氧化,以此来加强沟槽底部栅氧化层的厚度,防止栅氧化层被击穿,进一步提高了晶体管的可靠性。(The invention belongs to the technical field of semiconductors, and discloses a groove type silicon carbide transistor which comprises a silicon carbide semiconductor film, a base region doping region, a source region doping region, a gate groove, an insulating medium film I, an insulating medium film II, a gate electrode, a base region conductive film, an isolation medium film, a source electrode and a drain electrode. The invention etches the edge of the main junction into a mesa shape, changes the appearance of the junction edge in the device, thereby relieving the electric field concentration near the junction edge and improving the reverse breakdown voltage, the voltage resistance and the reliability of the device. When the gate oxide layer is prepared, firstly, polycrystalline silicon or amorphous silicon is deposited in the gate groove, and then, the polycrystalline silicon or the amorphous silicon is etched and oxidized, so that the thickness of the gate oxide layer at the bottom of the groove is enhanced, the gate oxide layer is prevented from being broken down, and the reliability of the transistor is further improved.)
技术领域
本发明涉及半导体技术领域，特别涉及一种沟槽型碳化硅晶体管及其制作方法。
背景技术
随着近代电子技术及其应用的高速发展，功率器件在结构与性能上都有了很大的发展，尤其是以硅(Si）为代表的功率器件推动了光电子和微电子技术的飞速发展。但是随着超结、沟槽以及绝缘栅双极晶体管等技术的出现和普及，硅基功率器件的性能已经趋近材料的极限，很多情况下只能工作在低于250℃的环境中，尤其是遇到高温、大功率、高频或极强辐射等环境同时存在时，传统的硅基功率器件已经不能满足工作要求，硅基功率器件性能的每一次微小提升都需要付出巨大的代价，这促使人们不得不追寻具有更加优秀性能的新型半导体材料——碳化硅（SiC）。
碳化硅作为第三代半导体材料，具有禁带宽度大、击穿场强高、热导率高、载流子饱和迁移率高和抗辐照能力强等突出优点，尤其适合现代功率电子系统涉及的高温、高压、大电流、高频和高辐照等恶劣应用环境。在碳化硅功率器件的设计、开发和其应用技术方面，与相同功率电压等级的硅基功率器件相比，碳化硅功率器件的导通电阻与开关损耗都大幅降低，因此其更适用于高工作频率和高温度条件下的工作场景。虽然各电压等级的碳化硅功率器件样品不断涌现，但仍然受到外延材料质量和表面处理工艺的限制。随着外延技术、表面处理、离子注入等关键技术不断成熟，碳化硅外延材料的体缺陷很大程度上得到改善，表面迁移率也逐渐提升。如公开号为CN111276545A的专利，公开了一种新型沟槽型碳化硅晶体管及其制作方法，“其在MOSFET或IGBT的基础上，利用刻蚀等手段，将主结边缘刻蚀成双台面形状，分别为第二导电类型阱区台面和外延层台面，达到改变器件中结边缘的形貌的目的，从而改善结附近表面的电场分布，缓解结边缘附近电场集中，提高器件反向击穿电压，提高了器件耐压性能和器件可靠性”。但公开号为CN111276545A的专利在衬底上的沟槽为垂直沟槽，垂直型沟槽型碳化硅晶体管有利于高电流和高集成度的元件，但现有的垂直型沟槽型碳化硅晶体管仍然存在以下缺陷：
（1）由于碳化硅材料禁带宽度大，与硅材料等传统半导体器件相比，需要更大的栅电压才能形成反型层，而同样的栅压下碳化硅器件的反型层中载流子浓度一般小于传统半导体器件，过大的栅压会超出栅氧化层的承受范围，引发提前击穿。
（2）垂直沟道中低的沟道迁移率导致了大的沟道电阻，降低了发射极注入效应影响漂移区中的电导调制效应。
（3）双台面结构对加工的要求较高，加工工艺复杂，且可靠性低。
基于上述分析可见，现有的垂直型沟槽型碳化硅晶体管普遍存在器件沟道反型层难以形成，沟道电阻过大、栅氧化层容易击穿、加工工艺复杂以及工艺可靠性差等问题。因此，本领域亟需提出一种新的沟槽型碳化硅晶体管及其制作方法，以消除现有技术的缺陷。
发明内容
本发明的目的是提出一种沟槽型碳化硅晶体管，实现本发明目的所采用的技术方案是：
一种沟槽型碳化硅晶体管，包括碳化硅薄膜，所述碳化硅薄膜自下而上依次包括衬底、缓冲层和外延薄膜，外延薄膜为“凸”字形；
沿着外延薄膜顶部轮廓设置有“几”字形基区掺杂区，基区掺杂区中间凸台的上表面设置有源区掺杂区；
还包括贯穿基区掺杂区和源区掺杂区的栅沟槽，且栅沟槽延伸到外延薄膜内部，在垂直方向上，栅沟槽的底部在外延薄膜凸台两侧的平台底部的上方；
所述栅沟槽底部设有“凹”字形绝缘介质薄膜Ⅰ，栅沟槽侧壁设置有绝缘介质薄膜Ⅱ，栅沟槽内还填充有与“凹”字形底部绝缘介质薄膜相匹配的“T”字形栅电极；
所述基区掺杂区的凸台两侧的平台上还设置有基区导电薄膜；
栅电极、源区掺杂区和基区导电薄膜的顶部自下而上还设置有隔离介质薄和源电极；
衬底下表面还设置有漏电极。
本发明中的碳化硅薄膜为现有技术中的薄膜，主要由衬底，缓冲层和外延薄膜构成。其中，外延薄膜为多层外延薄膜或者单层外延薄膜。碳化硅薄膜为4H-SiC或6H-SiC或3C-SiC，本发明优选4H-SiC，因为4H-SiC材料的晶面的迁移率高于3C-SiC材料和6H-SiC材料，可进一步提升表面迁移率，减小晶体管的体缺陷。碳化硅薄膜的整体厚度为50μm-800μm，优选500μm。其中衬底的厚度为10μm-300μm，缓冲层的厚度为20μm-100μm，外延薄膜包含的层数为2～100，每层外延薄膜厚度为20μm-200μm。基区掺杂区和源区掺杂区的厚度为20μm-100μm。
本发明的另一目的是提出一种沟槽型碳化硅晶体管的制作方法，实现本发明另一目的所采用的技术方案是：
一种沟槽型碳化硅晶体管的制作方法，具体包括以下步骤：
步骤S1，在碳化硅薄膜的外延薄膜上表面通过二次外延或者离子注入依次形成第一基区掺杂区和源区掺杂区；
步骤S2，在源区掺杂区上表面通过介质薄膜沉积、光刻和刻蚀形成图形化掩膜层Ⅰ，并通过刻蚀在样品上端两侧形成基区沟道，使得样品整体呈“凸”字形；
步骤S3，沿着外延薄膜两侧的轮廓通过离子注入工艺形成第二基区掺杂区；
步骤S4，去除图形化掩膜层Ⅰ，并对样品进行高温退火，激活注入的杂质；
步骤S5，在样品上表面再次通过介质薄膜沉积、光刻和刻蚀形成图形化掩膜层Ⅱ，并通过刻蚀在样品上端中部形成栅沟槽，且在垂直方向上，栅沟槽的底部在外延薄膜凸台两侧的平台底部的上方；
步骤S6，在栅沟槽底部、侧壁以及掩膜层Ⅱ表面沉积一层半导体薄膜；
步骤S7，对步骤S6中沉积的半导体薄膜进行氧化，形成氧化薄膜；
步骤S8，在氧化薄膜外表面涂覆光刻胶，并将光刻胶填充满栅沟槽；
步骤S9，对步骤S8中的光刻胶进行刻蚀，仅保留栅沟槽内的全部光刻胶；
步骤S10，采用刻蚀或腐蚀工艺去除栅沟槽两侧全部的掩膜层Ⅱ、掩膜层Ⅱ上表面的氧化薄膜以及栅沟槽侧壁上部的氧化薄膜，仅保留栅沟槽侧壁下部以及栅沟槽底部的氧化薄膜，得到绝缘介质薄膜Ⅰ，再去除残留的光刻胶；
步骤S11，对沟槽侧壁进行氧化，得到绝缘介质薄膜Ⅱ，随后在栅沟槽内沉积栅极薄膜形成栅电极；在基区沟道上表面沉积基区导电薄膜；然后在栅电极、源区掺杂区和导电薄膜的顶部沉积隔离介质薄；
步骤S12，对样品光刻和刻蚀，形成源极和基极的欧姆接触开孔，并在基区掺杂区和源区掺杂区上表面形欧姆接触和压焊源电极，在衬底下表面背面形成欧姆接触和压焊漏电极。
本发明的有益效果在于：
（1）本发明在制备栅氧化层时，首先在栅沟槽内沉积多晶硅或非晶硅，然后再对其进行刻蚀和氧化，以此来加强沟槽底部栅氧化层的厚度，防止栅氧化层被击穿，进一步提高了晶体管的可靠性。碳化硅的临界击穿电场强度较高，沟槽型碳化硅晶体管在沟槽转角处的栅氧化层承受的电场强度往往很高，当超过氧化层所能承受的范围时，容易导致器件破坏性失效。
（2）在本发明通过外延工艺形成基区掺杂区和源区掺杂区，避免了高能离子注入对碳化硅晶格造成的损伤，且栅沟道位于掺杂区域内部，采用本发明的方法还可避免栅沟道区域的离子注入，减小离子对栅氧化层造成的损伤，保证了器件的可靠性。
（3）本发明利用刻蚀等手段，将主结边缘刻蚀成台面形状，改变了器件中结边缘的形貌，从而改善结附近表面的电场分布，缓解结边缘附近电场集中，提高了器件反向击穿电压、器件耐压性能和器件可靠性。
（4）本发明的加工工艺简单，易于实现，便于大规模生产。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明步骤S1加工过程中的一种结构示意图。
图2是本发明步骤S1完成后的一种结构示意图。
图3是本发明步骤S3完成后的一种结构示意图。
图4是本发明步骤S5完成后的一种结构示意图。
图5是本发明步骤S6完成后的一种结构示意图。
图6是本发明步骤S7完成后的一种结构示意图。
图7是本发明步骤S8完成后的一种结构示意图。
图8是本发明步骤S9完成后的一种结构示意图。
图9是本发明步骤S10加工过程中的一种结构示意图。
图10是本发明步骤S11加工过程中的一种结构示意图。
图11是本发明步骤S11完成后的一种结构示意图。
图12是本发明步骤S12完成后的一种结构示意图。
图中：1.碳化硅薄膜；101.衬底；102.缓冲层；103.外延薄膜；2.基区掺杂区；201.第一基区掺杂区；202.第二基区掺杂区；3.源区掺杂区；4.栅沟槽；5.绝缘介质薄膜Ⅰ；6.绝缘介质薄膜Ⅱ；7.栅电极；8.基区导电薄膜；9.隔离介质薄膜；10.源电极；11.漏电极；12.掩膜层Ⅰ；13.基区沟道；14.掩膜层Ⅱ；15.半导体薄膜；16.氧化薄膜；17.光刻胶。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
所述实施例和附图仅仅作为描述本发明的参考实施例，本发明不限于此，而是仅由权利要求限制。所描述的附图仅仅为示意性附图而非限制性附图。为了进一步说明本发明的目的，在附图中，一些元件的尺寸可能被放大而未按比例绘制。尺寸和相对尺寸不对应于实施本发明的实际减少量。此外，说明书和权利要求书中的术语第一、第二和第三等用于区分相似元件，且不一定用于在时间上、空间上、排序中或以任何其他方式描述序列。应当理解，上述使用的术语在适当的情况下是可互换的，并且本文描述的本发明的实施方案能够以除本文描述或说明的其他顺序操作。
此外，说明书和权利要求中的术语顶部，底部，上方，下方等用于描述目的，而不一定用于描述相对位置。应当理解，上述使用的术语在适当的情况下是可互换的，并且本文描述的本发明的实施方案能够以除本文描述或说明的其他顺序操作。应注意，权利要求中使用的术语“包括”不应被解释为限于其后列出的装置，它不排除其他元素或步骤。因此，应将其解释为指定所述特征、参数、步骤或组件的存在，但不排除一个或多个其他特征、参数、步骤或组件或其组的存在或添加。
实施例1
在本实施例中，沟槽型碳化硅晶体管为MOSFET器件。衬底101、缓冲层102、外延薄膜103和源区掺杂区3的掺杂类型均为第一导电类型，基区掺杂区2的掺杂类型为第二导电类型，其中，第一导电类型为N型，第二导电类型为P型。掺杂浓度为1×1014～5×1021cm-3。
一种沟槽型碳化硅晶体管，包括碳化硅薄膜1，所述碳化硅薄膜1自下而上依次包括衬底101、缓冲层102和外延薄膜103，外延薄膜103为“凸”字形；沿着外延薄膜103顶部轮廓设置有“几”字形基区掺杂区2，基区掺杂区2中间凸台的上表面设置有源区掺杂区3；还包括贯穿基区掺杂区2和源区掺杂区3的栅沟槽4，且栅沟槽4延伸到外延薄膜103内部，在垂直方向上，栅沟槽4的底部在外延薄膜103凸台两侧的平台底部的上方；所述栅沟槽4底部设有“凹”字形绝缘介质薄膜Ⅰ5，栅沟槽4侧壁设置有绝缘介质薄膜Ⅱ6，栅沟槽4内还填充有与“凹”字形底部绝缘介质薄膜相匹配的“T”字形栅电极7；所述基区掺杂区2的凸台两侧的平台上还设置有基区导电薄膜8；栅电极7、源区掺杂区3和基区导电薄膜8的顶部自下而上还设置有隔离介质薄和源电极10；衬底101下表面还设置有漏电极11。
上述沟槽型碳化硅晶体管的制作方法包括以下步骤：
步骤S1，在碳化硅薄膜1的外延薄膜103上表面通过二次外延或者离子注入依次形成第一基区掺杂区201和源区掺杂区3，具体如图1和2所示；
步骤S2，在源区掺杂区3上表面通过介质薄膜沉积、光刻和刻蚀形成图形化掩膜层Ⅰ12，并通过刻蚀在样品上端两侧形成基区沟道13，使得样品整体呈“凸”字形；
所述介质薄膜为二氧化硅、氮化硅、多晶硅、非晶硅和常见金属（Ni、Al、W、Ti或其任意合金化合物）形成的单层薄膜或任意组合的复合层薄膜，薄膜厚度为10um-100um。
所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为1μm～200μm，刻蚀深度为1μm～200μm，台面区域宽度为1μm～200μm；其中平行长条状图形和叉指图形中图形长度为1μm～20cm。
步骤S3，沿着外延薄膜103两侧的轮廓通过离子注入工艺形成第二基区掺杂区202，具体如图3所示；
采用离子方式，可对注入剂量、注入角度、注入深度、横向扩散等方面进行精确的控制，克服了常规工艺的限制，提高了电路的集成度、开启速度、成品率和寿命，降低了成本和功耗。所述离子注入的物质为铝或硼，离子注入的能量为10Kev～15Mev。优选地，离子注入的能量为50Kev～1Mev；更优选地，离子注入的能量为优选200Kev。所述离子注入的温度为22℃～1000℃。优选地，离子注入的温度为150℃～800℃；更优选地，离子注入的温度为450℃。所述离子注入的剂量为1×1010～5×1016cm-2。优选地，离子注入的剂量为；2×1011～5×1015cm-2。
步骤S4，去除图形化掩膜层Ⅰ12，并对样品进行高温退火，激活注入的杂质；
采用高温退火可激活间隙原子运动至晶格位置、修复晶格损伤与缺陷、消除离子注入过程产生的残余应力。退火方式采用高温炉退火、快速退火或快速热退火(RTP)由于速度较快。优选快速退火，可以实现更好的片间均匀性，最小化杂质扩散等优点。所述退火气氛为真空、氮气或氩气气氛，所述退火温度为300℃～3000℃，所述退火时间为0.1min～2h。优选地，退火温度为600℃～1000℃；更优选地，退火温度为800℃。
步骤S5，在样品上表面再次通过介质薄膜沉积、光刻和刻蚀形成图形化掩膜层Ⅱ14，并通过刻蚀在样品上端中部形成栅沟槽4，且在垂直方向上，栅沟槽4的底部在外延薄膜103凸台两侧的平台底部的上方，具体如图4所示；
所述介质薄膜为二氧化硅、氮化硅、多晶硅、非晶硅、常见金属（Ni、Al、W、Ti或其任意合金化合物）形成的单层薄膜或任意组合的复合层薄膜。薄膜厚度为10um-100um。
所述刻蚀为反应离子刻蚀技术或感应耦合等离子体刻蚀技术或其组合；刻蚀气体包括但不限于SF6、CF4、O2、HBr等任意组合气氛。所述台面图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为1μm～200μm，刻蚀深度为1μm～200μm，台面区域宽度为1μm～200μm；其中平行长条状图形和叉指图形中图形长度为1μm～20cm。
步骤S6，在栅沟槽4底部、侧壁以及掩膜层Ⅱ14表面沉积一层半导体薄膜15，具体如图5所示；
所述半导体薄膜为多晶硅或非晶硅或单晶硅单层或其复合薄膜，薄膜厚度为10μm～200μm。
步骤S7，对步骤S6中沉积的半导体薄膜15进行氧化，形成氧化薄膜16，具体如图6所示；
步骤S8，在氧化薄膜16外表面涂覆光刻胶17，并将光刻胶17填充满栅沟槽4，具体如图7所示；
所述光刻胶为常见的光刻胶，可以为正胶或负胶。
步骤S9，对步骤S8中的光刻胶17进行刻蚀，仅保留栅沟槽4内的全部光刻胶17，具体如图8所示；
步骤S10，采用刻蚀或腐蚀工艺去除栅沟槽4两侧全部的掩膜层Ⅱ14、掩膜层Ⅱ14上表面的氧化薄膜16以及栅沟槽4侧壁上部的氧化薄膜16，仅保留栅沟槽4侧壁下部以及栅沟槽4底部的氧化薄膜16，得到绝缘介质薄膜Ⅰ5，具体如图9所示；再去除残留的光刻胶17；
所述刻蚀为反应离子刻蚀技术或感应耦合等离子体刻蚀技术或其组合；刻蚀气体包括但不限于SF6、CF4、O2、HBr等任意组合气氛；所述腐蚀为氢氟酸或其与双氧水和去离子水的任意比例混合溶液。
步骤S11，对沟槽侧壁进行氧化，得到绝缘介质薄膜Ⅱ6，具体如图10所示；随后在栅沟槽4内沉积栅极薄膜形成栅电极7；在基区沟道13上表面沉积基区导电薄膜8；然后在栅电极7、源区掺杂区3和导电薄膜的顶部沉积隔离介质薄，具体如图11所示；
所述栅极薄膜为高掺杂多晶硅或常见金属（Al、Ni、Ti、W、Ag、Au）的单层薄膜或其任意组合的复合薄膜，薄膜厚度为10μm～200μm。
所述隔离介质薄膜9为绝缘的二氧化硅、氮化硅、多晶硅、非晶硅、磷硅酸玻璃、硼硅酸玻璃、TEOS等单层或多层复合薄膜。
步骤S12，对样品光刻和刻蚀，形成源极和基极的欧姆接触开孔，并在基区掺杂区2和源区掺杂区3上表面形欧姆接触和压焊源电极10，在衬底101下表面背面形成欧姆接触和压焊漏电极11，具体如图12所示。
所述欧姆接触、源电极和漏电极均为金属或导电材料，薄膜厚度为0.001um～100um。其中，金属可以是Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe、Cr等单层薄膜或多种复合薄膜组成。
所述欧姆接触可能通过高温处理过程实现，处理方式包括快速热退火（RTA）或激光退火（LA）或其他高温炉中，处理过程中气体氛围为真空环境或氮气、氩气等惰性气体氛围下。
实施例2
在本实施例中，本发明的沟槽型碳化硅晶体管为MOSFET器件。衬底101、缓冲层102、外延薄膜103和源区掺杂区3的掺杂类型均为第一导电类型，基区掺杂区2的掺杂类型为第二导电类型，其中，第一导电类型为P型，第二导电类型为N型。掺杂浓度为1×1014～5×1021cm-3。在本实施例中，沟槽型碳化硅晶体管在结构和加工步骤均与实施例1中相同，仅在于各个部分的掺杂类型有所无别。
实施例3
在本实施例中，本发明的沟槽型碳化硅晶体管为IGBT器件。缓冲层102、外延薄膜103和源区掺杂区3的掺杂类型均为第一导电类型；衬底101和基区掺杂区2的掺杂类型均为第二导电类型，其中，第一导电类型为N型，第二导电类型为P型。掺杂浓度为1×1014～5×1021cm-3。在本实施例中，沟槽型碳化硅晶体管在结构和加工步骤均与实施例1中相同，仅在于各个部分的掺杂类型有所无别。
实施例4
在本实施例中，本发明的沟槽型碳化硅晶体管为IGBT器件。缓冲层102、外延薄膜103和源区掺杂区3的掺杂类型均为第一导电类型；衬底101和基区掺杂区2的掺杂类型均为第二导电类型，其中，第一导电类型为P型，第二导电类型为N型。掺杂浓度为1×1014～5×1021cm-3。在本实施例中，沟槽型碳化硅晶体管在结构和加工步骤均与实施例1中相同，仅在于各个部分的掺杂类型有所无别。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步地的详细说明，所应理解的是，以上所述仅为本发明的具体实施方法而已，并不用于限制本发明，凡是在本发明的主旨之内，所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。