阅读说明：本技术 一种全包围栅极突触晶体管、制备方法及电路连接方法 (Fully-enclosed gate synaptic transistor, preparation method and circuit connection method ) 是由 李俊 伏文辉 张志林 张建华 于 2020-07-07 设计创作，主要内容包括：本发明涉及一种全包围栅极突触晶体管、制备方法及电路连接方法,全包围栅极突触晶体管包括有源层、绝缘层、栅电极、源电极和漏电极；所述有源层为圆柱体,所述有源层外侧依次包裹所述绝缘层和所述栅电极,所述有源层的一端设置源电极,另一端设置漏电极,所述源电极和所述漏电极均为圆柱体,所述源电极和所述漏电极的底面直径均比所述有源层的底面直径小,所述有源层、所述源电极和所述漏电极同轴设置。本发明使栅极电压能够从各个方向对沟道电流进行控制,提高栅电极的控制能力,从而降低器件的功耗。(The invention relates to a fully-enclosed gate synaptic transistor, a preparation method and a circuit connection method, wherein the fully-enclosed gate synaptic transistor comprises an active layer, an insulating layer, a gate electrode, a source electrode and a drain electrode; the active layer is a cylinder, the outer side of the active layer is sequentially wrapped by the insulating layer and the gate electrode, one end of the active layer is provided with a source electrode, the other end of the active layer is provided with a drain electrode, the source electrode and the drain electrode are cylinders, the diameter of the bottom surface of the source electrode and the diameter of the bottom surface of the drain electrode are smaller than that of the bottom surface of the active layer, and the active layer, the source electrode and the drain electrode are coaxially arranged. The invention enables the grid voltage to control the channel current from all directions, improves the control capability of the grid electrode and reduces the power consumption of the device.)

一种全包围栅极突触晶体管、制备方法及电路连接方法

技术领域

本发明涉及突触晶体管技术领域，特别是涉及一种全包围栅极突触晶体管、制备方法及电路连接方法。

背景技术

随着信息技术的飞速发展，数据量爆发式增长，对于庞大数据量的处理能力也开始遇到瓶颈。基于冯·诺依曼体系的传统计算机在处理逻辑清晰，数据结构明确的问题时表现出强大的运算能力，但是对于一些逻辑结构模糊，数据量又非常庞大的问题，比如图像和视频的处理，就会表现得非常低效而且能耗巨大。受人大脑的启发，类脑计算机体系的研究得到了广泛的关注。要制造类脑计算机，研制出高性能的突触晶体管就显得尤为重要。当前传统的突触晶体管都是基于薄膜晶体管技术(Thin Film Transistor TFT)的叠层结构，栅极对沟道电流控制能力弱，由此导致的沟道漏电流大、开关电流比小、器件功耗大等一系列问题使突触晶体管器件性能较低，同时传统的突触晶体管中绝缘层质子迁移率不足，突触特性有待提高。

发明内容

基于此，本发明的目的是提供一种全包围栅极突触晶体管、制备方法及电路连接方法，全包围栅极突触晶体管中，栅极将绝缘层和有源层包围状包裹起来，使栅极电压能够从各个方向对沟道电流进行控制，提高栅电极的控制能力，从而降低器件的功耗。

为实现上述目的，本发明提供了如下方案：

一种全包围栅极突触晶体管，包括有源层、绝缘层、栅电极、源电极和漏电极；所述有源层为圆柱体，所述有源层外侧依次包裹所述绝缘层和所述栅电极，所述有源层的一端设置源电极，另一端设置漏电极，所述源电极和所述漏电极均为圆柱体，所述源电极和所述漏电极的底面直径均比所述有源层的底面直径小，所述有源层、所述源电极和所述漏电极同轴设置。

可选地，所述绝缘层材料包括聚环氧乙烷(PEO)、聚丙烯腈(PAN)、聚偏氟乙烯(PVDF)、聚甲基丙烯酸甲酯(PMMA)、聚环氧丙烷(PPO)、聚偏氯乙烯(PVDC)、钙钛矿型、NASICON型、LISICON型和石榴石型中的一种或者任意多种。

可选地，所述有源层的高度为10～100nm。

可选地，所述栅电极高度为30～500nm，厚度为5～50nm。

可选地，所述源电极和所述漏电极的高度均为10～50nm。

本发明还提供了一种全包围栅极突触晶体管的制备方法，所述方法包括：

在基板上淀积源电极，所述源电极为圆柱体；

在所述源电极上淀积第一金属间绝缘体层，所述第一金属间绝缘体层的高度大于或等于所述源电极的高度；

在所述第一金属间绝缘体层上设置圆筒状的栅电极，所述栅电极与所述源电极同轴设置；

在圆筒状的所述栅电极内侧设置绝缘层，所述绝缘层为圆筒状；

将有源层材料填充绝缘层内部形成有源层，所述有源层为圆柱体；

在所述有源层上设置漏电极，所述漏电极为圆柱体，所述源电极和所述漏电极的底面直径比所述有源层的底面直径小，所述漏电极与所述栅电极同轴设置。

可选地，所述在所述第一金属间绝缘体层上设置圆筒状的栅电极，具体包括：将栅电极材料在所述第一金属间绝缘体层上淀积成圆柱体，将所述圆柱体刻蚀为圆筒状的栅电极。

可选地，所述在圆筒状的所述栅电极内侧设置绝缘层，具体包括：采用静电纺丝工艺在所述栅电极内侧设置绝缘层。

可选地，所述第一金属间绝缘体层包括硼磷硅玻璃、二氧化硅和氮化硅中的任意一种。

本发明还提供了一种用于全包围栅极突触晶体管的电路连接方法，依赖于上述全包围栅极突触晶体管的制备方法，所述方法包括：

在基板上按照预设的图案化的源电极和所述源电极的连接线淀积所述源电极和所述源电极的连接线；所述源电极的数目大于1；

在所述源电极和所述源电极的连接线上淀积第一金属间绝缘体层；

在所述第一金属间绝缘体层上设置圆筒状的栅电极；

按照预设的图案化的栅电极连接线在所述第一金属间绝缘体层上淀积所述栅电极的连接线；

在所述第一金属间绝缘体层上淀积第二金属间绝缘体层，所述第二金属间绝缘体层的高度与所述栅电极的高度相等；

在圆筒状的所述栅电极内侧依次设置绝缘层和有源层；

在所述有源层上设置漏电极；

在所述第二金属间绝缘体层上淀积第三金属间绝缘体层，所述第三金属间绝缘体层的高度小于所述漏电极的高度；

按照预设的图案化的漏电极连接线在所述第三金属间绝缘体层上淀积所述漏电极的连接线。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明的目的是提供一种全包围栅极突触晶体管、制备方法及电路连接方法，全包围栅极突触晶体管中，栅极将绝缘层和有源层包围状包裹起来，使栅极电压能够从各个方向对沟道电流进行控制，提高栅电极的控制能力，使沟道漏电流减小，开关电流比变大，从而降低器件的功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一种全包围栅极突触晶体管透视图；

图2为本发明实施例一种全包围栅极突触晶体管正面图；

图3为本发明实施例一种全包围栅极突触晶体管剖面图；

图4为本发明实施例传统的基于底栅TFT的叠层式突触晶体管结构示意图；

图5为本发明实施例一种全包围栅极突触晶体管的制备方法流程示意图；

图6为本发明实施例一种用于全包围栅极突触晶体管的电路连接方法流程示意图；

图7为本发明实施例全包围突触晶体管连接为与非门电路的连接工艺流程图；

图8为本发明实施例制作完成的全包围突触晶体管连接为与非门电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种全包围栅极突触晶体管、制备方法及电路连接方法，全包围栅极突触晶体管中，栅极将绝缘层和有源层包围状包裹起来，使栅极电压能够从各个方向对沟道电流进行控制，提高栅电极的控制能力，从而降低器件的功耗。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1-3为一种全包围栅极突触晶体管结构，如图1-3所示，所述全包围栅极突触晶体管包括有源层、绝缘层、栅电极、源电极和漏电极；所述有源层为圆柱体，所述有源层外侧依次包裹所述绝缘层和所述栅电极，所述有源层的一端设置源电极，另一端设置漏电极，所述源电极和所述漏电极均为圆柱体，所述源电极和所述漏电极的底面直径均比所述有源层的底面直径小，所述有源层、所述源电极和所述漏电极同轴设置。

栅电极材料包括Al、Au、Ag、Mo、W、Cu和Fe中的一种或者任意几种的复合金属，栅电极高度为30～500nm，厚度为5～50nm。

绝缘层材料包括聚环氧乙烷(PEO)、聚丙烯腈(PAN)、聚偏氟乙烯(PVDF)、聚甲基丙烯酸甲酯(PMMA)、聚环氧丙烷(PPO)、聚偏氯乙烯(PVDC)、钙钛矿型、NASICON型、LISICON型和石榴石型中的一种或者任意几种，厚度为10～100nm。

有源层材料包括SnSiO、SnZrO、InSnBaO、InZnO、InGaN中的一种或者任意几种，厚度为10～100nm。

源电极和漏电极的材料包括Al、Au、Ag、Mo、W、Cu、Fe中的一种或者任意几种的复合金属。

源电极和漏电极的高度均为10～50nm。

本发明还提供了一种全包围栅极突触晶体管的制备方法，如5所示，所述方法包括：

步骤101：在基板上淀积源电极，所述源电极为圆柱体。

其中，步骤101具体包括：在基板上淀积图案化的源电极和互连线。

步骤102：在所述源电极上淀积第一金属间绝缘体层，所述第一金属间绝缘体层的高度大于或等于所述源电极的高度。第一金属间绝缘体层的绝缘性要很好。

步骤103：在所述第一金属间绝缘体层上设置圆筒状的栅电极，所述栅电极与所述源电极同轴设置。

其中，步骤103具体包括：在所述第一金属间绝缘体层上淀积图案化的金属圆柱用来制作栅电极，金属圆柱一定要淀积在源电极的正上方，通过反应离子刻蚀将用来制作栅电极的金属圆柱内部刻蚀干净形成圆筒状的栅电极，同时将圆筒下底面的第一金属间绝缘体层刻蚀掉，使源电极显漏出来。

步骤104：在圆筒状的所述栅电极内侧设置绝缘层，所述绝缘层为圆筒状；

其中，步骤104具体包括：采用静电纺丝工艺在所述栅电极内侧制作固态电解质的纳米线形成的绝缘层。

步骤105：将有源层材料填充绝缘层内部形成有源层，所述有源层为圆柱体。

其中，步骤105具体包括：通过溅射的方法溅射有源层材料填满栅电极的内部。

步骤106：在所述有源层上设置漏电极，所述漏电极为圆柱体，所述源电极和所述漏电极的底面直径比所述有源层的底面直径小，所述漏电极与所述栅电极同轴设置。漏电极是通过蒸发的方式制作的。

本发明还提供了一种用于全包围栅极突触晶体管的电路连接方法，如图6所示，所述方法包括：

步骤201：在基板上按照预设的图案化的源电极和所述源电极的连接线淀积所述源电极和所述源电极的连接线；所述源电极的数目大于1。

步骤201之前，具体还包括：根据制作全包围栅极突触晶体管的大小选择合适尺寸的基板，并将基板清洗烘干。

其中，步骤201具体包括，在基板上通过热蒸发或者溅射的方法制备图案化的源电极，并按照电路功能的需要将源电极连接起来，连线线也用溅射或热蒸发的方式制备。

步骤202：在所述源电极和所述源电极的连接线上淀积第一金属间绝缘体层。

其中，步骤202具体包括：通过化学气相沉积或溅射的方法制备第一金属间绝缘体层，目的是将步骤201制备的源电极以及源电极连接线和后面步骤即将制备的栅电极阻隔开，值得注意的是第一金属间绝缘体层材料的介电常数要小，而且要达到一定的厚度。

步骤203：在所述第一金属间绝缘体层上设置圆筒状的栅电极。

其中，步骤203中具体包括：在第一金属绝缘体层上，通过热蒸发或者溅射的方法制备直径在50～500nm，高度为30～500nm的金属圆柱，金属圆柱要和源电极同轴。通过反应离子刻蚀的方法先将金属圆柱内部刻蚀干净，制成厚度为5～50nm的金属圆筒，然后再将圆筒里面的第一金属间绝缘体层刻蚀掉，使源电极显现出来，这样栅电极就制作完成了。

步骤204：按照预设的图案化的栅电极连接线在所述第一金属间绝缘体层上淀积所述栅电极的连接线。

其中，步骤204具体包括：使用热蒸发或者溅射的方法制作栅电极的连接线，将栅电极按照电路功能需要连接起来。

步骤205：在所述第一金属间绝缘体层上淀积第二金属间绝缘体层，所述第二金属间绝缘体层的高度与所述栅电极的高度相等。

其中，步骤205具体包括：使用化学气相沉积或溅射的方法制备第二金属间绝缘体层，目的是将栅电极和栅电极金属连接线掩埋起来方便后续步骤的制作。

步骤206：在圆筒状的所述栅电极内侧依次设置绝缘层和有源层。

其中，步骤206具体包括：接下来用静电纺丝工艺在圆筒状栅极内侧制作固态电解质纳米线薄层作为绝缘层。

在制作好绝缘层的基础上溅射有源层材料将栅电极的圆筒填满，这样有源层就制作完成了。

步骤207：在所述有源层上设置漏电极。

其中，步骤207具体包括：使用溅射或者热蒸发金属的方法制作漏电极。

步骤208：在所述第二金属间绝缘体层上淀积第三金属间绝缘体层，所述第三金属间绝缘体层的高度小于所述漏电极的高度。

其中，步骤208具体包括：使用化学气相沉积或溅射的方法制备第三金属间绝缘体层，将栅电极、绝缘层、有源层的上表面掩埋起来，但是要使漏电极的上半部分裸露出来，方便电路的连接。

步骤209：按照预设的图案化的漏电极连接线在所述第三金属间绝缘体层上淀积所述漏电极的连接线。

其中，步骤209具体包括：使用热蒸发或者溅射的方法制备漏电极的金属连接线，将步骤208中裸露的漏电极按照电路功能要求连接起来。

全包围突触晶体管器件到这一步就制备完成了，同时适合本发明器件结构的有一定特定功能的电路也连接完成了。

源电极的连接线、栅电极的连接线和漏电极的连接线的材料包括：Al、Au、Ag、Mo、W、Cu、Fe中的一种或者任意几种的复合金属，厚度为10～30nm，宽度均为10～30nm。

第一金属间绝缘体层、第二金属间绝缘体层和第三金属间绝缘体层的材料包括硼磷硅玻璃、二氧化硅、氮化硅中的任意一种。

其中，溅射和刻蚀的方法都是在有相应的掩膜版的条件下进行的。

在本发明全包围栅极结构突触晶体管中，栅极(栅电极)成全包围状将绝缘层和有缘层包裹起来，克服了传统的基于“底栅”或“顶栅”TFT结构突触晶体管的很多弊端，传统的基于底栅TFT的叠层式突触晶体管结构如图4所示。在传统的“叠层”式结构突触晶体管中，栅极电压只能从一个方向对沟道电流进行控制，栅极电压对沟道电流的控制能力较弱，这就直接导致突触晶体管器件的沟道漏电流就会很大，器件的功耗就会很高，同时器件的稳定性和效率就会大打折扣，本发明全包围栅极突触晶体管结构中栅电极、绝缘层、有源层成同心圆形状依次制备而成，栅电极电压可以从各个方向对沟道电流进行控制，栅电极电压的控制能力得到大幅度的提高，这就意味着器件的整体性能就会得到极大地优化。同时本发明的全包围栅极突触晶体管绝缘层采用静电纺丝的工艺制备了固态电解质纳米线，相较于传统的突触晶体管器件，纳米线结构中质子迁移率更高，双电层效应更明显，突触特性就会更突出。

针对本发明的全包围栅极突触晶体管器件结构和制备方法，本发明也提出了一种相对应的电路互连工艺，从而可以将相互独立的单个器件连接起来从而实现特定的功能。无论是本发明全包围栅极突触晶体管结构及其制备方法，还是提出的相对应的电路互连工艺，都与现有的集成电路平面化工艺相兼容，本发明提出的方案简单易懂，可操作性强，且生产成本较低。

图7为按照上述用于全包围栅极突触晶体管的电路连接方法连接与非门电路的工艺流程图，图8为制作完成的全包围突触晶体管连接成的与非门电路的结构示意图。

全包围突触晶体管连接成的与非门电路的制作过程包括：

挑选尺寸合适的玻璃基板，用丙酮、酒精、去离子水依次清洗干净，然后烘干备用。

在清洗干净的玻璃基板上使用溅射的方法，通过掩膜版制备高30nm，直径60nm的两个圆柱形铜源电极(注：本方案中所有的溅射、光刻、刻蚀步骤都会用到相应的掩膜版，为了方便叙述，掩膜版在下文中省略)。

使用溅射的方法，制备高10nm，宽20nm的铜线，将两个源电极连接起来。

通过化学气相沉积的方法制备第一金属间绝缘体层，第一金属间绝缘体层材料选用硼磷硅玻璃(BPSG)，厚度为50nm，目的是将上述步骤中制备的源电极以及金属连接和下面步骤所制备的栅电极阻隔开。

在第一金属间绝缘体层上，通过溅射的方法制备直径200nm，高度为300nm的金属铜小圆柱用来制作栅电极，金属铜小圆筒要和源电极中心对齐。

通过反应离子刻蚀的方法先将金属铜小圆柱内部刻蚀干净，制成厚度为20nm的金属小圆筒，然后再将小圆筒下面的第一金属间绝缘体层刻蚀掉，使源电极裸露出来方便后续与有源层连接起来，这样栅电极就制作完成了。

使用溅射的方法制作高10nm，宽20nm的铜线将两个栅极分别引出端口，作为输入端口input1和input2。

使用化学气相沉积的方法制备高300nm的第二金属间绝缘体层，材料同样使用硼磷硅玻璃，目的是将栅电极和栅电极金属连接线掩埋起来方便后续步骤的制作。

接下来用静电纺丝工艺在圆筒状栅电极内侧制作固态电解质纳米线薄层作为绝缘层，固态电解质材料选择石榴石型固态电解质，绝缘层厚度为30nm。

溅射InZnO将栅极小圆筒填满，这样有源层就制作完成了。

使用溅射方法制作高30nm，直径60nm的两个圆柱形铜漏电极。

依然使用化学气相沉积硼磷硅玻璃的方法制备第三金属间绝缘体层，将栅极、绝缘层、有源层的上表面掩埋起来，但是要使漏电极的上半部分裸露出来，方便电路的连接，第三金属间绝缘体层厚度控制为15nm。至此，独立的全包围突触晶体管器件就制备完成了。

最后使用溅射的方法制备高10nm，宽20nm的铜线，将裸露的两个漏电极分别引出两个接口，其中第一接口作为V_DD和地线的连接端口，第二接口作为输出output端口，如图8所示。最终以与非门为例的适合本发明器件结构电路也就连接完成了。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。