阅读说明：本技术 具有低栅极电荷和低品质因数的功率器件 (Power device with low gate charge and low quality factor ) 是由 高阳 于 2020-03-09 设计创作，主要内容包括：本公开涉及具有低栅极电荷和低品质因数的功率器件。器件包括单元,其中每个单元包括：本体,该本体具有主顶表面和主底表面；栅极,该栅极在器件的主表面上,并且具有第一长度；栅极绝缘层,该栅极绝缘层在栅极之上,并且具有第二长度,第二长度是第一长度的至少两倍；源极接触部,该源极接触部在器件本体中邻近于栅极；源极金属层,该源极金属层在栅极绝缘层之上；以及漏极,该漏极在单元的主底表面上。(The present disclosure relates to power devices with low gate charge and low quality factor. The device includes cells, wherein each cell includes: a body having a major top surface and a major bottom surface; a gate on a major surface of the device and having a first length; a gate insulating layer over the gate electrode and having a second length that is at least twice the first length; a source contact in the device body adjacent to the gate; a source metal layer over the gate insulating layer; and a drain on the major bottom surface of the cell.)

具有低栅极电荷和低品质因数的功率器件

技术领域

本发明总体上涉及一种包括低品质因数(“FOM”)的功率器件。

背景技术

对于用作功率开关的VDMOS(垂直、双扩散、金属氧化物、半导体)器件，栅极电荷Qg对于生成开关损耗起重要作用。通常，为了最大的开关性能，期望获得最低的栅极电荷Qg。因此，RQg FOM确定在导通和栅极驱动功率损耗方面的开关性能，并且由等式RQg FOM＝(Rds(on)×Qg)表示。如之前所指出的，FOM应当被最小化。目前的VDMOS具有相对高的Qg，并且因此具有高的FOM，这会导致功率损耗，特别是对于其中开关损耗占主导的应用。

评估MOSFET(金属氧化物半导体场效应晶体管)器件的一种方法是比较FOM或品质因数。一种简单的FOM是RQg FOM。在其最简单的形式中，RQg品质因数包括栅极电荷(Qg)乘以器件的漏极与源极之间的“导通”电阻(Rds(on))。该乘法的结果生成RQg FOM，然后RQgFOM可以用于比较器件或某些器件技术。通常，较低的RQg FOM对应于较低的开关损耗。

尝试了多个方法来减小Qg而不显著增大Rds(on)。一种典型的方法是通过去除在JFET(结型场效应晶体管)管颈(neck)之上的栅极多晶硅来具有平面的“分离栅极”结构。在这种情况下，栅漏交叠将显著减少。尽管Qg(栅极电荷)和Qgd(栅漏电荷)都将减小，但Rds(on)增大。此外，“分离栅极”方法对Qgs(栅源电荷)具有最小的影响，这在确定器件开关性能中也是重要的。

发明内容

器件包括单元，其中每个单元包括：本体，该本体包括主顶表面和主底表面；栅极，该栅极在器件的主表面上，并且具有第一长度；栅极绝缘层，该栅极绝缘层在栅极之上，并且具有第二长度，第二长度是第一长度的至少两倍；源极接触部，该源极接触部在器件本体中邻近于栅极；源极金属层，该源极金属层在栅极绝缘层之上；以及漏极，该漏极在单元的主底表面上。

附图说明

为了较完整地理解本发明及其优点，现在参考以下结合附图的描述，其中：

图1A是根据现有技术的超级结(“SJ”)VDMOS器件的横截面图；

图1B是图1A的SJ VDMOS器件的横截面图，其包括在活动操作模式中器件内的垂直电流的指示；

图2A是根据一个实施例的包括改进的FOM的SJ VDMOS器件的横截面图；

图2B是图2A的SJ VDMOS器件的横截面图，其包括在活动操作模式中器件内的垂直电流的指示；

图3是图1A和图1B的器件的平面图；

图4是根据一个实施例的以第一配置进行布置的图2A和图2B的器件的平面图；

图5是根据一个实施例的以第二配置进行布置的图2A和图2B的器件的平面图；

图6是根据实施例的对于包括不同多晶硅栅极长度的多个100V SJ VDMOS器件的仿真结果的表格；并且

图7是根据实施例的对于包括不同多晶硅栅极长度的多个250V SJ VDMOS器件的仿真和测量结果的表格。

具体实施方式

根据实施例，描述了方法、晶体管单元以及包括多个晶体管单元的晶体管器件，它们被配置为减小Qg而不显著增大Rds(on)，从而改进FOM。通过去除常规SJ VDMOS器件单元中的两个源极接触部中的一个源极接触部，同时保持其他器件结构，多晶硅栅极长度显著减小，并且FOM被改进。实施例概念还可以适于其他器件类型。例如，具有两个对称的源极接触部的任何垂直器件都可以如本文中所描述地被修改。根据实施例，器件单元可以以两种或更多种配置复制，同时保持FOM的改进。

图1A是示例性SJ VDMOS器件单元100的横截面图，该器件单元包括源极金属区102、栅极绝缘层104、绝缘栅极106、源极接触部108A和108B、包括区域110和114的本体区、区域110和114之间的界面112、以及漏极接触部116。源极金属区102可以由铝或其他导电材料形成。诸如二氧化硅或其他介电材料的介电层可以用于栅极绝缘层104。绝缘栅极106可以包括由诸如二氧化硅或其他介电材料的介电层包围的多晶硅或铝栅极。源极接触部108A和108B可以包括在器件单元100的本体中的扩散区，例如N+型扩散区。源极接触部108A和108B可以被扩散到另一扩散区中，例如用于形成沟道区的P-基极区。区域110可以包括P型柱，并且区域114可以包括N型外延区。当器件处于关断状态时，区域110和114将支撑反向偏置电压。界面112包括区域110和114之间的PN结，其中当器件处于关断状态时，在结112的每一侧上形成耗尽区。漏极接触部116可以是器件单元100的金属化底表面，诸如铝或铝合金。器件单元100的本体可以包括在N+衬底之上的外延区中的N-漂移区。区域110还包括P+接触部103，如图所示，该P+接触部被短接到源极金属区102。

图1B是图1A的SJ VDMOS器件单元100的横截面图，其包括在活动操作模式中器件内的垂直电流118、120和122的指示。为了简化附图理解，并非所有附图标记都在图1B中被复现。通过器件单元100的本体的电流的主路径122分成两个相等的分支，包括电流分支118和电流分支120，电流分支118向上流向器件的主顶表面并且穿过第一沟道流向第一源极接触部108A，电流分支120向上流向器件的主顶表面并且穿过第二沟道流向第二源极接触部108B。电流分支122表示通过器件的总垂直电流，并且电流分支118和120分别表示通过器件的总垂直电流的大约一半。

因此，器件单元100包括在多晶硅栅极106的两侧上的N+源极接触部108A和108B。在导通期间，漏极电流通过左沟道和右沟道流向每个N+源极接触部。

多个器件单元以例如行和列的图案被复制，并且被互连以完成整个功率器件，这在本领域中是已知的。

图2A是根据一个实施例的包括改进的FOM的SJ VDMOS器件单元200的横截面图，该器件单元包括源极金属区202、栅极绝缘层204、单个绝缘栅极206、单个源极接触部208、包括区域210和214的本体区、区域210和214之间的界面212、以及漏极接触部216。源极金属区202可以包括铝或其他导电材料。栅极绝缘层204可以包括诸如二氧化硅或其他介电材料的介电层。绝缘栅极206可以包括由诸如二氧化硅或其他介电材料的介电层包围的多晶硅或铝栅极。源极接触部208可以包括在器件单元200的本体中的扩散区，例如N+扩散区。源极接触部208可以被扩散到另一扩散区中，例如用于形成沟道区的P-基极区。区域210可以包括P型柱，并且区域214可以包括N型外延区。当器件处于关断状态时，区域210和214将支撑反向偏置电压。界面212包括区域210和214之间的PN结，其中当器件处于关断状态时，在结212的每一侧上形成耗尽区。漏极接触部216可以是器件单元200的金属化底表面，诸如铝或铝合金。器件单元200的本体可以包括在N+衬底之上的外延区中的N-漂移区。区域210还包括P+接触部203，如所示，该P+接触部被短接到源极金属区202。

注意到，单个绝缘栅极206和单个源极接触部208关于栅极绝缘层204不对称地被布置。在各个实施例中，绝缘栅极206和源极接触部208都具有比栅极绝缘层204的长度的一半小的长度。在一些实施例中，绝缘栅极206和源极接触部208都具有比栅极绝缘层204的长度的三分之一小的长度。在一个实施例中，多晶硅栅极206的长度可以是最小长度，从而减少对应的栅漏交叠。

图2B是图2A的SJ VDMOS器件单元200的横截面图，其包括在活动操作模式中器件内的垂直电流222、218的指示。为了简化附图理解，并非所有附图标记都在图2B中被复现。通过器件单元200的本体的电流的主路径222包括单个电流分支218，该电流分支218向上流向器件的主顶表面并且穿过沟道流向单个源极接触部208。因此，电流分支222和218表示通过器件的相同的总垂直电流。

将器件单元200与示例性器件单元100比较时，栅极电荷Qg和Qgd显著减小，并且实现了低得多的FOM(Rds(on)×Qg)。实现了稍稍较高的特定Rds(on)(Rds(on)×AA)，其中AA是SJ VDMOS器件的活动面积。将器件单元200与现有技术的器件单元100比较，仅使用源极接触部长度的一半(208vs 108A和108B)，并且单个源极接触部208关于栅极绝缘层204不对称地被定位。此外，相对于多晶硅栅极106，多晶硅栅极206的长度显著减小。例如，在一个实施例中，多晶硅栅极206的长度可以小于多晶硅栅极106的长度的一半。在另一实施例中，多晶硅栅极206的长度可以小于多晶硅栅极106的长度的三分之一。在另一实施例中，多晶硅栅极的长度可以是基于给定半导体制造工艺的临界尺寸的最小栅极长度。

器件单元100和200都具有相同的P+接触部103和203，如之前所描述的，P+接触部103和203被短接到对应的源极金属区102和202。在器件单元200中去除N+接触部中的一个接触部和/或缩小栅极多晶硅长度不改变源漏交叠，这在下面关于图6和图7中所示的仿真和测量结果得到证实。关于器件单元200，耦合到器件单元的右手侧上的P+接触部203的源极金属是重要的，即使没有电流在器件单元的该侧中流动。当器件处于反向偏置状态时，P+接触部203上的电压将区域110上方的电压设置为接地。如果在该侧上去除P+接触部203，则区域110将是电浮置的，并且器件单元的击穿电压将会较低。

图3是图1A和图1B的器件单元100的平面图。为了简单起见，仅示出了包括两个器件单元100A和100B的单元的轮廓，其中第一器件单元100A包括与图1A和图1B中所示的相同特征相对应的第一源极接触条带108A、第二源极接触条带108B以及多晶硅栅极条带106。栅极条带106具有与源极条带108A的边缘交叠的第一边缘109A以及与源极条带108B的边缘交叠的第二边缘109B。

第二器件单元100B同样包括与图1A和图1B中所示的相同特征相对应的第一源极接触条带108A、第二源极接触条带108B以及多晶硅栅极条带106。第二器件100B的栅极条带106同样具有与源极条带108A的边缘交叠的第一边缘109A以及与源极条带108B的边缘交叠的第二边缘109B。

在图3中示出了器件单元100A和100B两者的总单元节距(“2×单元节距”)，并且还示出了“L”，“L”是每个器件的多晶硅栅极的长度。

图4是图2A和图2B的器件的平面图。为了简单起见，仅示出了包括两个器件单元200A和200B的单元的轮廓，其中第一器件单元200A包括与图2A和图2B中所示的相同特征相对应的单个源极接触条带208和多晶硅栅极条带206。栅极条带206具有与源极条带208的边缘交叠的第一边缘209。

第二器件单元200B同样包括与图2A和图2B中所示的相同特征相对应的单个源极接触条带208和多晶硅栅极条带206。第二器件单元200B的栅极条带206同样具有与源极条带208的边缘交叠的第一边缘209。

在图4中示出了器件单元200A和200B两者的总单元节距(“2×单元节距”)，并且还示出了“L’”，“L’”是每个器件的多晶硅栅极的长度。图3的现有技术的器件单元100A和100B中的栅极多晶硅长度为“L”，其中图4中所示的器件200的栅极多晶硅长度为“L’”，其中在一个实施例中L’＜L。

注意到，器件单元200A和200B包括与引导器件的垂直电流不相关联的“电荷减少条带”210，并且不包括源极条带208或栅极条带206。在现有技术的器件中，在多晶硅栅极的两侧上执行源极注入，而在图2A、图2B和图4中所示的器件中，根据一个实施例仅执行单侧源极注入。因此，“电荷减少条带”210不包括源极注入。

图4示出了功率器件的单元布局，其中每个单元包括源极208和交叠的多晶硅栅极206。电荷减少条带210将单元200A与下一单元200B分隔开，单元200B以相同的顺序同样包括源极208和交叠的多晶硅栅极206。

图5示出了功率器件的单元布局，其中每个单元关于相邻的单元被水平“翻转”。例如，单元300A包括多晶硅栅极306和电荷减少条带310，该多晶硅栅极306包括与源极308交叠的部分309。单元300A与下一单元300B分隔开，该单元300B包括翻转配置，该翻转配置依次包括：包括交叠部分309的源极308和交叠多晶硅栅极306、以及电荷减少条带310。

图5是以根据另一实施例的备选的布局配置示出的图2A和图2B的器件的平面图。为了简单起见，仅示出了包括两个器件300A和300B的单元的轮廓，其中第一器件300A包括与图2A和图2B中所示的相同特征相对应的单个源极接触条带308和多晶硅栅极条带306。栅极条带306具有与源极条带308的边缘交叠的第一边缘。单元300A从左到右依次包括栅极条带306和源极条带308。

第二单元300B同样包括与图2A和图2B中所示的相同特征相对应的单个源极接触条带308和多晶硅栅极条带306。第二单元200B的栅极条带306同样具有与源极条带308的边缘交叠的第一边缘。单元300B以相对于单元300A的翻转配置从左到右依次包括源极条带308和栅极条带306。

尽管布局配置可以使用图4和图5中所示的在这样的单元的整个阵列中在相同的定向上重复的单元布局，但是其他布局配置是可能的。例如，可以依次重复其中具有相同源极/栅极或栅极/源极配置的多个单元(例如具有相同源极/栅极配置或栅极/源极配置的三个、四个或更多个单元)的其他配置。然后，宏单元(macrocell)可以被指定为具有三个、四个或更多个重复单元。在构造最终的功率器件时，宏单元本身可以根据需要被重复或翻转。本领域技术人员将认识到，对于使用图4、图5中所示的单元或图4和图5中所示的单元的混合的功率器件，可以实现许多这样的重复配置。可以根据需要在X轴和Y轴方向上完成单元或宏单元的翻转。

图6是对于根据实施例的包括不同多晶硅栅极长度的多个SJ VDMOS器件的仿真结果的表600。对于具有1μm、1.4μm、1.8μm和2.2μm的栅极长度的单个源接触部实施例运行了四次仿真。为了比较，对于具有总栅极长度为3.6μm的两个源极接触部的示例性器件运行了仿真。

表600基于100V BV(击穿电压数据表额定值)SJ VDMOS平台，该平台总结了FOM相关的器件参数。当将单源极条带器件与示例性的双源极条带器件比较时，实现了Qg(栅极电荷Qg被定义为从零到驱动电压Vgs等于器件的实际栅极电压的点的电荷)、Ciss(由栅极驱动电路看到的有效输入电容，Ciss＝Cgs+Cgd，其中Cds被短接)、Crss(反向传输电容，Crss＝Cgd，其还被称为米勒电容)、以及FOM(品质因数：Rds(on)×Qg)的显著减小。图6中还示出了输出电容Coss。由于P+源极接触部保留在已去除N+源极接触部的位置处，因此输出电容Coss的仿真值未受到栅极长度和源极接触部数目的显著影响。此外，由于器件单元的漏极侧未改变，使得源漏交叠未改变，因此Coss未显著改变。

FOM百分比减小是多晶硅栅极长度的函数。在特定范围内，长度越短，FOM的改进越大。尽管多晶硅栅极长度可以被减小到最小量，但是这可能会导致Rds(on)的对应增大。因此，在一些实施例中，多晶硅栅极长度被选择为高于由所使用的制造技术提供的最小长度几何，因为Rds(on)将处于开始急剧增大的边界，这将比Qg减少更主导，所以FOM将相同甚至较高，所以不可能将该参数推到即使小的变化也将严重影响器件参数的点。

图7是对于根据实施例的包括不同多晶硅栅极长度的多个VDMOS器件的仿真和测量结果的表700。表600使用250V BV(击穿电压数据表额定值)平台，其示出了当将单源极条带器件与常规的双源极条带器件比较时，实现了Qg(栅极电荷)、Qgs(栅源电荷)，Qgd(栅漏电荷)、以及FOM(品质因数)的显著减小。图7中还示出了Rds(on)电阻，该Rds(on)电阻仅显示出电阻的轻微增大。基于所测量的数据，当多晶硅长度减小一半时，实现40％的FOM改进。类似于图5中所示的100V情况，可以通过在由对应的工艺窗口允许的范围内进一步缩小多晶硅栅极长度来实现进一步的FOM减小。

与图1A、图1B和图3中所示的示例性器件相比，图2A、图2B、图4和图5中所示的器件实施例包括仅在多晶硅栅极的一侧上的源极接触部。根据本文所示和描述的实施例，在多晶硅栅极的另一侧上没有源极触点。因此，多晶硅栅极长度显著减小，该长度用于确保在开关期间沟道是接通的/关断的，但是具有最小的与漏极的交叠。(上文所描述的N-外延层也是漏极侧的一部分，因为它通过N型掺杂连接到漏极。)因此，Qgd(栅漏电荷)被大大改进。此外，在去除了N+源极接触部的一侧上的P-本体区的上方没有多晶硅。因此，当器件接通时，没有反型层。因此，栅源交叠减小到一半，这导致一半的Qgs(栅源电荷)。因此，总Qg(栅极电荷)显著减小，并且Rds(on)对应小幅增大。由于Rds(on)增大的百分比小于Qg的减小，因此FOM显著减小。

因此，描述了实施例，其中关于两个源极接触部示例性器件，源极接触部的一半和对应的沟道被去除，并且多晶硅栅极的长度减小。由于Qg的减小多于Rds(on)的增大，因此根据本文中所描述的实施例的器件展现改进的性能和较低的FOM。

器件实施例可以用于小型功率转换器中，因为在小型功率转换器中所使用的电路通常是单端的，并且经受硬开关。器件实施例还可以用于低电压应用中，特别是当开关损耗占主导时(例如，降压转换器的顶部开关)。器件实施例还可以与常规的器件结合使用，例如为了最佳效率，器件实施例作为顶部开关，并且常规的器件作为底部开关(其中导通损耗占主导)。

当构造功率器件时，可以在任何定向上使用如图2A、图2B、图4和图5所示的多个单元。但是，还可以在任何定向上使用如图1A、图1B和图3所示的多个单元，以创建具有多种单元类型的混合的功率器件。在一个实施例中，多种单元类型的这种混合可以用于实现特定的FOM。

在一个示例中，器件包括单元，其中每个单元包括：本体，该本体包括主顶表面和主底表面；栅极，该栅极在器件的主表面上，并且具有第一长度；栅极绝缘层，该栅极绝缘层在栅极之上，并且具有第二长度，该第二长度是第一长度的至少两倍；源极接触部，该源极接触部在器件本体中邻近于栅极；源极金属层，该源极金属层在栅极绝缘层之上；以及漏极，该漏极在单元的主底表面上。器件可以包括多个基本相同的单元，其中栅极是关于栅极绝缘层不对称的，并且其中源极接触部是关于栅极绝缘层不对称的。第二长度可以是第一长度的至少三倍。栅极可以包括最小长度栅极，并且可以包括多晶硅栅极。

在另一示例中，器件包括单元，其中每个单元包括：栅极条带，该栅极条带具有第一边缘和第二边缘；源极条带，该源极条带沿着栅极条带的第一边缘延伸，并且由栅极条带的第一边缘交叠；以及电荷减少条带，该电荷减少条带沿着栅极条带的第二边缘延伸。器件可以包括多个基本相同的单元，并且进一步包括在活动操作模式中在栅极条带下方形成沟道，并且在活动操作模式中在电荷减少条带下方不形成沟道。电荷减少条带的长度大于源极条带或栅极条带的长度。栅极条带可以包括最小长度栅极条带，并且可以包括多晶硅栅极条带。

制造器件单元的一个示例方法包括：在器件单元的主表面上形成具有第一长度的栅极；在栅极之上形成栅极绝缘层，该栅极绝缘层具有第二长度，第二长度是第一长度的至少两倍；邻近于栅极形成源极接触部；在栅极绝缘层之上形成源极金属层；以及在器件单元的主底表面上形成漏极。示例方法包括形成多个基本相同的单元，其中栅极关于栅极绝缘层不对称地被形成，并且其中源极接触部关于栅极绝缘层不对称地被形成。形成栅极可以包括形成最小长度栅极，并且可以包括形成多晶硅栅极。

虽然本发明已经参照说明性实施例进行描述，但是本说明书不旨在以限制的意义来解释。在参考本说明书时，说明性实施例的各种修改和组合、以及本发明的其他实施例对于本领域技术人员将是显而易见的。因此，随附的权利要求旨在涵盖任何这种修改或者实施例。