阅读说明：本技术 一种面向apd阵列非均匀性的自适应校正电路 (Self-adaptive correction circuit for non-uniformity of APD array ) 是由 王斌 肖天佑 胡辉勇 樊碧莹 郝丹阳 舒斌 韩本光 王利明 于 2020-04-23 设计创作，主要内容包括：本发明涉及一种面向APD阵列非均匀性的自适应校正电路,包括参考单元、阵列单元、鉴相器模块、电荷泵模块和电容Cout,所述参考单元和所述阵列单元同时连接所述鉴相器模块的输入端,所述鉴相器模块的输出端连接所述电荷泵模块的输入端,所述电荷泵模块的输出端连接所述电容Cout和所述参考单元。本发明所提供的一种面向APD阵列非均匀性的自适应校正电路包括参考单元、阵列单元、鉴相器模块、电荷泵模块和电容Cout,电路规模小,功耗低,可实现与多个APD阵列单元的集成,为单光子探测提供了有效的技术途径。(The invention relates to a self-adaptive correction circuit facing APD array nonuniformity, which comprises a reference unit, an array unit, a phase discriminator module, a charge pump module and a capacitor Cout, wherein the reference unit and the array unit are simultaneously connected with the input end of the phase discriminator module, the output end of the phase discriminator module is connected with the input end of the charge pump module, and the output end of the charge pump module is connected with the capacitor Cout and the reference unit. The self-adaptive correction circuit facing the nonuniformity of the APD array comprises a reference unit, an array unit, a phase discriminator module, a charge pump module and a capacitor Cout, has small circuit scale and low power consumption, can realize integration with a plurality of APD array units, and provides an effective technical approach for single photon detection.)

一种面向APD阵列非均匀性的自适应校正电路

技术领域

本发明涉及校正电路领域，具体涉及一种面向APD阵列非均匀性的自适应校正电路。

背景技术

在成像领域中，工作在盖革模式下的雪崩光电二极管(Avalanche Photodiode，APD)常用于单光子检测，APD阵列化的发展将单光子探测器与相应的接口电路集成在一起，构成阵列单元，阵列单元的增加需要解决阵列非均匀性的问题。

现阶段常用于解决阵列非均匀性问题的方法有两种，一种是在制造过程中提高质量，尽量保证阵列的均匀性；另一种方法是采用外接现场可编辑逻辑门阵列(FieldProgrammable Gate Array，FPGA)模块，在图像处理阶段进行算法调节。

但是，上述两种方法不能完全的避免非均匀性问题的产生，而且电路不易集成，电路体积大，功耗比较高。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种面向APD阵列非均匀性的自适应校正电路。

本发明的一个实施例提供了一种面向APD阵列非均匀性的自适应校正电路，包括参考单元、阵列单元、鉴相器模块、电荷泵模块和电容Cout，所述参考单元和所述阵列单元同时连接所述鉴相器模块的输入端，所述鉴相器模块的输出端连接所述电荷泵模块的输入端，所述电荷泵模块的输出端连接所述电容Cout和所述参考单元，其中，

所述参考单元，在预设时间用预设强度的单光子激励第一雪崩光电二极管产生持续的第一雪崩光电流，根据所述第一雪崩光电流产生标准数字信号；

所述阵列单元，在所述预设时间用所述预设强度的所述单光子激励第二雪崩光电二极管产生持续的第二雪崩光电流，根据所述第二雪崩光电流产生校正数字信号；

所述鉴相器模块，用于接收所述标准数字信号和所述校正数字信号，若所述标准数字信号超前所述校正数字信号则得到UP信号，若所述校正数字信号超前所述标准数字信号则得到DN信号；

所述电荷泵模块，用于接收所述UP信号或者所述DN信号，根据所述 UP信号产生充电信号或者根据所述DN信号产生放电信号；

所述电容Cout，根据所述充电信号进行充电得到第一电压信号或者根据所述放电信号进行放电得到第二电压信号，并将所述第一电压信号或者所述第二电压信号反馈至所述参考单元的第一比较器，直至所述标准数字信号和所述校正数字信号的相位差为零。

在本发明的一个实施例中，所述参考单元包括第一复位管、第一雪崩光电二极管、第一寄生电容、第一比较器、第一反相器和第二反相器，其中，

所述第一雪崩光电二极管的正极连接Vpower电压输入端，所述第一雪崩光电二极管的负极连接所述第一复位管的漏极、所述第一寄生电容的第一端、所述第一比较器的同相输入端和所述第一比较器的输出端，所述第一复位管的源极连接接地端，所述第一复位管的栅极连接RES复位信号端，所述第一寄生电容的第二端连接接地端，所述第一比较器的反相输入端连接至所述电荷泵模块和所述电容Cout之间，所述第一比较器的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述鉴相器模块的V3输入端。

在本发明的一个实施例中，所述阵列单元包括第二复位管、第二雪崩光电二极管、第二寄生电容、第二比较器、第三反相器和第四反相器，其中，

所述第二雪崩光电二极管的正极连接所述Vpower电压输入端，所述第二雪崩光电二极管的负极连接所述第二复位管的漏极、所述第二寄生电容的第一端、所述第二比较器的同相输入端和所述第一比较器的输出端，所述第二复位管的源极连接接地端，所述第二复位管的栅极连接所述RES复位信号端，所述第二寄生电容的第二端连接接地端，所述第二比较器的输出端连接所述第三反相器的输入端，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述鉴相器模块的V4输入端。

在本发明的一个实施例中，所述第一比较器包括第一差分放大器、第一推挽放大器和第二推挽放大器，所述第二比较器包括第二差分放大器、第三推挽放大器和第四推挽放大器，其中，

所述第一差分放大器、所述第一推挽放大器和所述第二推挽放大器依次连接，所述第一差分放大器的同相输入端连接所述第一寄生电容的第一端、所述第一复位管漏极、所述第一雪崩光电二极管的负极和所述第一比较器的输出端，所述第一差分放大器的反相输入端连接所述电荷泵模块的输出端和所述电容的第一端，所述第二推挽放大器的输出端连接所述第一反相器的输入端；

所述第二差分放大器、所述第三推挽放大器和所述第四推挽放大器依次连接，所述第二差分放大器的同相输入端连接所述第二寄生电容的第一端、所述第二复位管的漏极、所述第二雪崩光电二极管的负极和所述第二比较器的输出端，所述第四推挽放大器的输出端连接第三反相器的输入端。

在本发明的一个实施例中，所述第一差分放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管和第二NMOS管，所述第一推挽放大器包括第四PMOS管和第三NMOS管，所述第二推挽放大器包括第五 PMOS管和第四NMOS管，所述第二差分放大器包括第六PMOS管、第七 PMOS管、第八PMOS管、第五NMOS管和第六NMOS管，所述第三推挽放大器包括第九PMOS管和第七NMOS管，所述第四推挽放大器包括第十 PMOS管和第八NMOS管，其中，

所述第一PMOS管的源极连接电源输入端，所述第一PMOS管的漏极连接所述第二PMOS管的源极和所述第三PMOS管的源极，所述第一PMOS管的栅极连接偏置电压端，所述第二PMOS管的栅极连接所述第一寄生电容的第一端、所述第一复位管的漏极、所述第一雪崩光电二极管的负极和所述第一比较器的输出端，所述第二PMOS管的漏极连接所述第一NMOS管的漏极、所述第一NMOS管的栅极和所述第二NMOS管的栅极，所述第三PMOS 管的栅极连接所述电荷泵模块的输出端和所述电容Cout的第一端，所述第三PMOS管的漏极连接所述第二NMOS管的漏极、所述第四PMOS管的栅极和所述第三NMOS管的栅极，所述第一NMOS管的源极连接接地端，所述第二NMOS管的源极连接接地端，所述第四PMOS管的源极连接电源输入端，所述第四PMOS管的漏极连接所述第三NMOS管的漏极、所述第五PMOS管的栅极和所述第四NMOS管的栅极，所述第三NMOS管的源极连接接地端，所述第五PMOS管的源极连接电源输入端，所述第五PMOS管的漏极连接所述第四NMOS管的漏极和所述第一反相器的输入端，所述第四NMOS管的源极连接接地端；

所述第六PMOS管的源极连接电源输入端，所述第六PMOS管的漏极连接所述第七PMOS管的源极和所述第八PMOS管的源极，所述第六PMOS 管的栅极连接所述偏置电压端，所述第七PMOS管的栅极连接所述第二寄生电容的第一端、所述第二复位管的漏极、所述第二雪崩光电二极管的负极和所述第二比较器的输出端，所述第七PMOS管的漏极连接所述第五NMOS管的漏极、所述第五NMOS管的栅极和所述第六NMOS管的栅极，所述第八PMOS管的栅极连接所述第二比较器的反相输入端，所述第八 PMOS管的漏极连接所述第六NMOS管的漏极、所述第九PMOS管的栅极和所述第七NMOS管的栅极，所述第五NMOS管的源极连接接地端，所述第六NMOS管的源极连接接地端，所述第九PMOS管的源极连接电源输入端，所述第九PMOS管的漏极连接所述第七NMOS管的漏极、所述第十 PMOS管的栅极和所述第八NMOS管的栅极，所述第七NMOS管的源极连接接地端，所述第十PMOS管的源极连接电源输入端，所述第十PMOS管的漏极连接所述第八NMOS管的漏极和所述第三反相器的输入端，所述第八NMOS管的源极连接接地端。

在本发明的一个实施例中，所述鉴相器模块包括第一动态触发器、第二动态触发器和与门，其中，

所述第一动态触发器的输入端连接所述参考单元的输出端，所述第一动态触发器的UP1端口连接所述电荷泵模块的UP2端口和所述与门的第一输入端，所述第二动态触发器的输入端连接所述阵列单元的输出端，所述第二动态触发器的DN1端口连接所述电荷泵模块的DN2端口和所述与门的第二输入端，所述与门的输出端连接所述第一动态触发器和所述第二动态触发器于RES节点处。

在本发明的一个实施例中，所述第一动态触发器包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第五反相器，所述第二动态触发器包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第六反相器，其中，

所述第十一PMOS管的栅极连接所述参考单元的输出端，所述第十一 PMOS管的源极连接电源输入端，所述第十一PMOS管的漏极连接所述第十二PMOS管的源极，所述第十二PMOS管的漏极连接所述第九NMOS 管的漏极、所述第十三PMOS管的栅极和所述第十NMOS管的栅极，所述第十二PMOS管的栅极连接所述第九NMOS管的栅极、所述第十五PMOS 管的栅极、所述第十二NMOS管的栅极和所述与门的输出端，所述第九NMOS管的源极连接接地端和所述第十NMOS管的源极，所述第十三 PMOS管的源极连接所述电源输入端，所述第十三PMOS管的漏极连接所述第十一NMOS管的漏极和所述第五反相器的输入端，所述第十一NMOS 管的栅极连接所述第十一PMOS管的栅极和所述参考单元的输出端，所述第十一NMOS管的源极连接所述第十NMOS管的漏极，所述第十NMOS 管的源极连接接地端，所述第五反相器的输出端连接所述电荷泵模块的 UP2端口和所述与门的第一输入端，所述第十四PMOS管的栅极连接所述阵列单元的输出端，所述第十四PMOS管的源极连接所述电源输入端，所述第十四PMOS管的漏极连接所述第十五PMOS管的源极，所述第十五 PMOS管的漏极连接所述第十二NMOS管的漏极、所述第十六PMOS管的栅极和所述第十三NMOS管的栅极，所述第十二NMOS管的源极连接接地端，所述第十六PMOS管的源极连接所述电源输入端，所述第十六PMOS 管的漏极连接所述第十四NMOS管的漏极和所述第六反相器的输入端，所述第十四NMOS管的源极连接所述第十三NMOS管的漏极，所述第十四 NMOS管的栅极连接所述第十四PMOS管的栅极和所述阵列单元的输出端，所述第十三NMOS管的源极连接接地端，所述第六反相器的输出端连接所述电荷泵模块的DN2端口和所述与门的第二输入端。

在本发明的一个实施例中，所述电荷泵模块包括第一开关模块、第二开关模块、恒流源控制模块、第十八PMOS管、第十八NMOS管和放大器A，其中，

所述第十八PMOS管的源极连接所述电源输入端，所述第十八PMOS 管的漏极连接所述第一开关模块，所述第十八PMOS管的栅极连接所述恒流源控制模块，所述第十八NMOS管的源极连接接地端，所述第十八NMOS 管的漏极连接所述第二开关模块，所述第十八NMOS管的栅极连接所述恒流源控制模块，所述第一开关模块连接所述第二开关模块、所述放大器A 的输出端和所述放大器A的反向输入端于Vx节点处，所述第一开关模块的UP2端口连接所述鉴相器模块的UP1端口，所述第二开关模块的DN2 端口连接所述鉴相器模块的DN1端口，所述第一开关模块连接所述第二开关模块和所述放大器A的同相输入端于Vy节点处。

在本发明的一个实施例中，所述第一开关模块包括第一开关和第二开关，所述第二开关模块包括第三开关和第四开关，所述恒流源控制模块包括第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS 管、第二十一PMOS管、第二十二PMOS管、第十五NMOS管、第十六 NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管，其中，

所述第十八PMOS管的源极连接所述第十七PMOS管的源极、所述第十九PMOS管的源极、所述第二十PMOS管的源极和所述电源输入端，所述第十八PMOS管的漏极连接所述第一开关的输入端和所述第二开关的输入端，所述第十八PMOS管的栅极连接所述第二十PMOS管的栅极、所述第二十PMOS管的漏极、所述第二十二PMOS管的源极和所述第十七PMOS 管的栅极，所述第十七PMOS管的漏极连接所述第十九NMOS管的栅极和所述第十六NMOS管的漏极，所述第十九PMOS管的栅极连接所述第十九 PMOS管的漏极和所述第二十一PMOS管的源极，所述第二十一PMOS管的栅极连接基准电流源的正极和所述第十九NMOS管的源极，所述第二十一PMOS管的漏极连接所述第二十二PMOS管的漏极和所述第十七NMOS 管的漏极，所述第二十二PMOS管的栅极连接所述基准电流源的正极和所述第二十NMOS管的源极，所述第十九NMOS管的漏极连接接地端，所述第二十NMOS管漏极连接接地端，所述第二十NMOS管的栅极连接所述第二开关的输出端和所述第三开关的输入端，所述第十五NMOS管的漏极连接所述基准电流源的正极、所述第十五NMOS管的栅极、所述第十六NMOS 管的栅极、所述第十七NMOS管的栅极和所述第十八NMOS管的栅极，所述第十五NMOS管的源极连接接地端，所述第十六NMOS管的源极连接接地端，所述第十七NMOS管的源极连接接地端，所述第十八NMOS管的源极连接接地端，所述第十八NMOS管的漏极连接所述第三开关的输出端和所述第四开关的输出端，所述第一开关的C！端连接所述鉴相器模块的UP1 端口，所述第一开关的C端连接所述第二开关的C！端，所述第一开关的输出端连接所述第四开关的输入端、所述放大器A的同相输入端、所述第一比较器comp1的反向输入端和所述电容Cout的第一端于Vy节点，所述第二开关的C端连接所述鉴相器模块的UP1端口，所述第二开关的输出端连接所述第三开关的输入端、所述放大器A的输出端和所述放大器A的反向输入端于Vx节点，所述第三开关的C端连接所述鉴相器模块的DN1端口，所述第三开关的C！端连接所述第四开关的C端，所述第四开关的C！端连接所述鉴相器模块的DN1端口。

与现有技术相比，本发明的有益效果：

本发明提供了一种面向APD阵列非均匀性的自适应校正电路，包括参考单元、阵列单元、鉴相器模块、电荷泵模块和电容Cout，利用负反馈调节机制，采用参考单元与阵列单元进行匹配的方法，可自适应调节阵列单元中接口电路的灵敏度，使之在相同条件下感应单光子时输出的数字信号相位相同，从而确保了APD阵列输出特性的一致性，该自适应校正电路规模小，功耗低。

附图说明

图1是本发明实施例提供的一种面向APD阵列非均匀性的自适应校正电路的结构示意图；

图2是本发明实施例提供的另一种面向APD阵列非均匀性的自适应校正电路的结构示意图；

图3是本发明实施例提供的又一种面向APD阵列非均匀性的自适应校正电路的结构示意图；

图4是本发明实施例提供的一种参考单元接口电路结构示意图；

图5是本发明实施例提供的一种阵列单元接口电路结构示意图；

图6是本发明实施例提供的一种参考单元或阵列单元的信号时序图；

图7是本发明实施例提供的一种参考单元或阵列单元的输出电压信号仿真结果对比曲线图；

图8是本发明实施例提供的一种第一比较器和第二比较器的电路结构示意图；

图9是本发明实施例提供的一种第一比较器的电路结构示意图；

图10是本发明实施例提供的一种第二比较器的电路结构示意图；

图11是本发明实施例提供的一种第一比较器或第二比较器的信号时序图；

图12是本发明实施例提供的一种鉴相器模块的电路结构示意图；

图13是本发明实施例提供的另一种鉴相器模块的电路结构示意图；

图14是本发明实施例提供的一种鉴相器模块的信号时序图；

图15是本发明实施例提供的一种电荷泵模块的电路结构示意图；

图16是本发明实施例提供的另一种电荷泵模块的电路结构示意图；

图17是本发明实施例提供的一种电荷泵模块的信号时序图；

图18是本发明实施例提供的一种面向APD阵列非均匀性的自适应校正电路的输出信号对比图；

图19是本发明实施例提供的一种面向APD阵列非均匀性的自适应校正电路的负反馈系统调节前的输出信号仿真对比曲线图；

图20是本发明实施例提供的一种面向APD阵列非均匀性的自适应校正电路的负反馈系统调节时的输出信号仿真对比曲线图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1、图2和图3，图1是本发明实施例提供的一种面向APD 阵列非均匀性的自适应校正电路的电路结构示意图，图2是本发明实施例提供的另一种面向APD阵列非均匀性的自适应校正电路的电路结构示意图，图3是本发明实施例提供的又一种面向APD阵列非均匀性的自适应校正电路的电路结构示意图。本发明实施例提供的一种面向APD阵列非均匀性的自适应校正电路，该电路包括参考单元、阵列单元、鉴相器模块、电荷泵模块和电容Cout，所述参考单元和所述阵列单元同时连接所述鉴相器模块的输入端，所述鉴相器模块的输出端连接所述电荷泵模块的输入端，所述电荷泵模块的输出端连接所述电容Cout和所述参考单元，其中，

所述参考单元，在预设时间用预设强度的单光子激励第一雪崩光电二极管APD1产生持续的第一雪崩光电流，根据所述第一雪崩光电流产生标准数字信号；

所述阵列单元，在所述预设时间用所述预设强度的所述单光子激励第二雪崩光电二极管APD2产生持续的第二雪崩光电流，根据所述第二雪崩光电流产生校正数字信号；

所述鉴相器模块，用于接收所述标准数字信号和所述校正数字信号，若所述标准数字信号超前所述校正数字信号则得到UP信号，若所述校正数字信号超前所述标准数字信号则得到DN信号；

所述电荷泵模块，用于接收所述UP信号或者所述DN信号，根据所述 UP信号产生充电信号或者根据所述DN信号产生放电信号；

所述电容Cout，根据所述充电信号进行充电得到第一电压信号或者根据所述放电信号进行放电得到第二电压信号，并将所述第一电压信号或者所述第二电压信号反馈至所述参考单元的第一比较器comp1，直至所述标准数字信号和所述校正数字信号的相位差为零。

本发明实施例提供的一种面向APD阵列非均匀性的自适应校正电路包括参考单元、阵列单元、鉴相器模块、电荷泵模块和电容Cout，利用负反馈调节机制，采用参考单元与阵列单元进行匹配的方法，可自适应调节阵列单元中接口电路的灵敏度，使之在预设时间和预设强度的单光子的激励时输出的数字信号相位相同，从而确保了APD阵列单元输出特性的一致性，电路规模小，功耗低。

进一步地，参考单元输出的标准数字信号V1通过鉴相器模块的V3信号输入端和阵列单元输出的校正数字信号V2通过鉴相器模块的V4信号输入端同时传输到鉴相器模块，若V1信号超前V2信号则得到UP信号，若 V2信号超前V1信号则得到DN信号，鉴相器模块将UP信号或DN信号发送到电荷泵模块的输入端。鉴相器模块的UP1端口输出UP信号，鉴相器模块的DN1端口输出DN信号，电荷泵模块的UP2端口接收UP信号，电荷泵模块的DN2端口接收DN信号。

具体地，请参见图4，图4是本发明实施例提供的一种参考单元接口电路结构示意图。参考单元包括第一复位管RESET1、第一雪崩光电二极管 APD1、第一寄生电容Cfet1、第一比较器comp1、第一反相器INV1和第二反相器INV2，其中，

所述第一雪崩光电二极管APD1的正极连接Vpower电压输入端，所述第一雪崩光电二极管APD1的负极连接所述第一复位管RESET1的漏极、所述第一寄生电容Cfet1的第一端、所述第一比较器comp1的同相输入端和所述第一比较器comp1的输出端，所述第一复位管RESET1的源极连接接地端 GND，所述第一复位管RESET1的栅极连接RES复位信号端，所述第一寄生电容Cfet1的第二端连接接地端GND，所述第一比较器comp1的反相输入端连接至所述电荷泵模块和所述电容Cout之间，所述第一比较器comp1的输出端连接所述第一反相器INV1的输入端，所述第一反相器INV1的输出端连接所述第二反相器INV2的输入端，所述第二反相器INV2的输出端连接所述鉴相器模块的V3输入端。

本实施例通过给第一复位管RESET1高电平信号，使第一复位管 RESET1导通，第一雪崩光电二极管APD1的反偏电压大于雪崩电压而工作在盖革模式，在相同时间用相同强度的单光子激励第一雪崩光电二极管 APD1后产生持续的第一雪崩光电流，持续的第一雪崩光电流对第一寄生电容Cfet1进行充电，当充电电压大于第一比较器的参考阈值电压Vt时，第一比较器comp1输出电压为高电平，并将其反馈回第一雪崩光电二极管 APD1的阳极，使第一雪崩光电二极管APD1的反偏电压小于雪崩击穿电压，从而完成第一雪崩光电二极管APD1的淬灭，最后第一比较器comp1的输出信号通过第一反相器INV1和第二反相器INV2的整形处理，输出标准数字信号V1。

优选地，Vpower为恒压源，电压为70v。

具体地，请再次参见图5，图5是本发明实施例提供的一种阵列单元接口电路结构示意图。阵列单元包括第二复位管RESET2、第二雪崩光电二极管APD2、第二寄生电容Cfet2、第二比较器comp2、第三反相器INV3和第四反相器INV4，其中，所述第二雪崩光电二极管APD2的正极连接所述Vpower 电压输入端，所述第二雪崩光电二极管APD2的负极连接所述第二复位管 RESET2的漏极、所述第二寄生电容Cfet2的第一端、所述第二比较器comp2 的同相输入端和所述第一比较器comp1的输出端，所述第二复位管RESET2 的源极连接接地端GND，所述第二复位管RESET2的栅极连接所述RES复位信号端，所述第二寄生电容Cfet2的第二端连接接地端GND，所述第二比较器comp2的输出端连接所述第三反相器INV3的输入端，所述第三反相器 INV3的输出端连接所述第四反相器INV4的输入端，所述第四反相器INV4的输出端连接所述鉴相器模块的V4输入端。

本实施例通过给第二复位管RESET2高电平信号，使第二复位管 RESET2导通，第二雪崩光电二极管APD2的反偏电压大于雪崩电压而工作在盖革模式，在相同时间用相同强度的单光子激励第二雪崩光电二极管 APD2后产生持续的第二雪崩光电流，持续的第二雪崩光电流对第二寄生电容Cfet2进行充电，当充电电压大于第二比较器comp2的参考阈值电压Vt 时，第二比较器comp2输出电压为高电平，并将其反馈回第二雪崩光电二极管APD2的阳极，使第二雪崩光电二极管APD2的反偏电压小于雪崩击穿电压，从而完成第二雪崩光电二极管APD2的淬灭，最后第二比较器 comp2的输出信号通过第三反相器INV3和第四反相器INV4的整形处理，输出校准数字信号V2。

优选地，Vpower电压为恒压源，电压为70v。

请参见图6，其中，图6的横坐标为时间轴，纵坐标为电压轴，提供了一种参考单元或阵列单元的信号时序图，从图中可以看出，窄脉冲信号 Vphoton模拟单光子到来，输出信号变为高电平，并且完成淬灭。在下一个检测周期之前对APD阵列完成复位操作，RESRT复位信号变为高电平，阵列单元的输出电压Vo输出低电平，为下一次探测做好准备。

请参见图7，其中，图7的横坐标为时间轴，纵坐标为电压轴，提供了一种参考单元或阵列单元的输出电压信号仿真结果对比曲线图。从图中可以看出，通过改变参考单元和阵列单元的反相偏压，使参考单元和阵列单元在相同时间相同强度的单光子的激励时产生的雪崩光电流不同，从而导致参考单元和阵列单元的响应速度不同，继而产生相位差。

进一步地，请参见图8，图8是本发明实施例提供的一种第一比较器和第二比较器的电路结构示意图。所述第一比较器comp1包括第一差分放大器、第一推挽放大器和第二推挽放大器，所述第二比较器comp2包括第二差分放大器、第三推挽放大器和第四推挽放大器，其中，

所述第一差分放大器、所述第一推挽放大器和所述第二推挽放大器依次连接，所述第一差分放大器的同相输入端连接所述第一寄生电容Cfet1的第一端、所述第一复位管RESET1的漏极、所述第一雪崩光电二极管APD1 的负极和所述第一比较器comp1的输出端，所述第一差分放大器的反相输入端连接所述电荷泵模块的输出端和所述电容Cout的第一端，所述第二推挽放大器的输出端连接所述第一反相器INV1的输入端；

所述第二差分放大器、所述第三推挽放大器和所述第四推挽放大器依次连接，所述第二差分放大器的同相输入端连接所述第二寄生电容Cfet2的第一端、所述第二复位管RESET2的漏极、所述第二雪崩光电二极管APD2 的负极和所述第二比较器comp2的输出端，所述第四推挽放大器的输出端连接第三反相器INV3的输入端。

具体地，请参见图9和图10，图9是本发明实施例提供的一种第一比较器的电路结构示意图，图10是本发明实施例提供的一种第二比较器的电路结构示意图。所述第一差分放大器包括第一PMOS管Mp11、第二PMOS管 Mp12、第三PMOS管Mp13、第一NMOS管Mn11和第二NMOS管Mn12，所述第一推挽放大器包括第四PMOS管Mp14和第三NMOS管Mn13，所述第二推挽放大器包括第五PMOS管Mp15和第四NMOS管Mn14，所述第二差分放大器包括第六PMOS管Mp21、第七PMOS管Mp22、第八PMOS管Mp23、第五NMOS管Mn21和第六NMOS管Mn22，所述第三推挽放大器包括第九 PMOS管Mp24和第七NMOS管Mn23，所述第四推挽放大器包括第十PMOS 管Mp25和第八NMOS管Mn24，其中，

所述第一PMOS管Mp11的源极连接电源输入端VDD，所述第一PMOS 管Mp11的漏极连接所述第二PMOS管Mp12的源极和所述第三PMOS管 Mp13的源极，所述第一PMOS管Mp11的栅极连接偏置电压端Vb，所述第二 PMOS管Mp12的栅极连接所述第一寄生电容Cfet1的第一端、所述第一复位管RESET1的漏极、所述第一雪崩光电二极管APD1的负极和所述第一比较器comp1的输出端，所述第二PMOS管Mp12的漏极连接所述第一NMOS管 Mn11的漏极、所述第一NMOS管Mn11的栅极和所述第二NMOS管Mn12的栅极，所述第三PMOS管Mp13的栅极连接所述电荷泵模块的输出端和所述电容Cout的第一端，所述第三PMOS管Mp13的漏极连接所述第二NMOS管 Mn12的漏极、所述第四PMOS管Mp14的栅极和所述第三NMOS管Mn13的栅极，所述第一NMOS管Mn11的源极连接接地端GND，所述第二NMOS管 Mn12的源极连接接地端GND，所述第四PMOS管Mp14的源极连接电源输入端VDD，所述第四PMOS管Mp14的漏极连接所述第三NMOS管Mn13的漏极、所述第五PMOS管Mp15的栅极和所述第四NMOS管Mn14的栅极，所述第三NMOS管Mn13的源极连接接地端GND，所述第五PMOS管Mp15的源极连接电源输入端VDD，所述第五PMOS管Mp15的漏极连接所述第四NMOS 管Mn14的漏极和所述第一反相器INV1的输入端，所述第四NMOS管Mn14 的源极连接接地端GND；

所述第六PMOS管Mp21的源极连接电源输入端VDD，所述第六PMOS 管Mp21的漏极连接所述第七PMOS管Mp22的源极和所述第八PMOS管Mp23的源极，所述第六PMOS管Mp21的栅极连接所述偏置电压端Vb，所述第七PMOS管Mp22的栅极连接所述第二寄生电容Cfet2的第一端、所述第二复位管RESET2的漏极、所述第二雪崩光电二极管APD2的负极和所述第二比较器comp2的输出端，所述第七PMOS管Mp22的漏极连接所述第五NMOS 管Mn21的漏极、所述第五NMOS管Mn21的栅极和所述第六NMOS管Mn22 的栅极，所述第八PMOS管Mp23的栅极连接所述第二比较器comp2的反相输入端，所述第八PMOS管Mp23的漏极连接所述第六NMOS管Mn22的漏极、所述第九PMOS管Mp24的栅极和所述第七NMOS管Mn23的栅极，所述第五 NMOS管Mn21的源极连接接地端GND，所述第六NMOS管Mn22的源极连接接地端GND，所述第九PMOS管Mp24的源极连接电源输入端VDD，所述第九PMOS管Mp24的漏极连接所述第七NMOS管Mn23的漏极、所述第十 PMOS管Mp25的栅极和所述第八NMOS管Mn24的栅极，所述第七NMOS管 Mn23的源极连接接地端GND，所述第十PMOS管Mp25的源极连接电源输入端VDD，所述第十PMOS管Mp25的漏极连接所述第八NMOS管Mn24的漏极和所述第三反相器INV3的输入端，所述第八NMOS管Mn24的源极连接接地端GND。

本实施例通过采用一种高性能比较器，将差分放大器输出的共模电压设置为与第一推挽放大器的输入共模电压相等，使第一推挽放大器工作在放大状态。

优选地，VDD为恒压源，电压为5v。

请参见图11，其中，图11的横坐标为时间轴，纵坐标为电压轴，提供了一种第一比较器或第二比较器的信号时序图。从图中可以看出，当比较器的正向输入电压V+大于比较器的反相输入电压V-时，比较器的输出电压 Vout为高电平，反之，比较器的正向输入电压V+小于比较器的反相输入电压V-时，比较器的输出电压Vout为低电平。

进一步地，请参见图12，图12是本发明实施例提供的一种鉴相器模块的电路结构示意图。所述鉴相器模块包括第一动态触发器、第二动态触发器和与门，其中，

所述第一动态触发器的输入端连接所述参考单元的输出端，所述第一动态触发器的UP1端口连接所述电荷泵模块的UP2端口和所述与门的第一输入端，所述第二动态触发器的输入端连接所述阵列单元的输出端，所述第二动态触发器的DN1端口连接所述电荷泵模块的DN2端口和所述与门的第二输入端，所述与门的输出端连接所述第一动态触发器和所述第二动态触发器于RES节点处。

具体地，请再次参见图13，图13是本发明实施例提供的另一种鉴相器模块的电路结构示意图。所述第一动态触发器包括第十一PMOS管Mp1a、第十二PMOS管Mp2a、第十三PMOS管Mp3a、第九NMOS管Mn1a、第十NMOS管Mn2a、第十一NMOS管Mn3a和第五反相器INV5，所述第二动态触发器包括第十四PMOS管Mp1b、第十五PMOS管Mp2b、第十六 PMOS管Mp3b、第十二NMOS管Mn1b、第十三NMOS管Mn2b、第十四 NMOS管Mn3b和第六反相器INV6，其中，

所述第十一PMOS管Mp1a的栅极连接所述参考单元的输出端，所述第十一PMOS管Mp1a的源极连接电源输入端VDD，所述第十一PMOS管 Mp1a的漏极连接所述第十二PMOS管Mp2a的源极，所述第十二PMOS 管Mp2a的漏极连接所述第九NMOS管Mn1a的漏极、所述第十三PMOS 管Mp3a的栅极和所述第十NMOS管Mn2a的栅极，所述第十二PMOS管Mp2a的栅极连接所述第九NMOS管Mn1a的栅极、所述第十五PMOS管 Mp2b的栅极、所述第十二NMOS管Mn1b的栅极和所述与门的输出端，所述第九NMOS管Mn1a的源极连接接地端GND和所述第十NMOS管 Mn2a的源极，所述第十三PMOS管Mp3a的源极连接所述电源输入端VDD，所述第十三PMOS管Mp3a的漏极连接所述第十一NMOS管Mn3a的漏极和所述第五反相器INV5的输入端，所述第十一NMOS管Mn3a的栅极连接所述第十一PMOS管Mp1a的栅极和所述参考单元的输出端，所述第十一NMOS管Mn3a的源极连接所述第十NMOS管Mn2a的漏极，所述第十 NMOS管Mn2a的源极连接接地端GND，所述第五反相器INV5的输出端连接所述电荷泵模块的UP2端口和所述与门的第一输入端，所述第十四 PMOS管Mp1b的栅极连接所述阵列单元的输出端，所述第十四PMOS管Mp1b的源极连接所述电源输入端VDD，所述第十四PMOS管Mp1b的漏极连接所述第十五PMOS管Mp2b的源极，所述第十五PMOS管Mp2b的漏极连接所述第十二NMOS管Mn1b的漏极、所述第十六PMOS管Mp3b 的栅极和所述第十三NMOS管Mn2b的栅极，所述第十二NMOS管Mn1b 的源极连接接地端GND，所述第十六PMOS管Mp3b的源极连接所述电源输入端VDD，所述第十六PMOS管Mp3b的漏极连接所述第十四NMOS 管Mn3b的漏极和所述第六反相器INV6的输入端，所述第十四NMOS管 Mn3b的源极连接所述第十三NMOS管Mn2b的漏极，所述第十四NMOS 管Mn3b的栅极连接所述第十四PMOS管Mp1b的栅极和所述阵列单元的输出端，所述第十三NMOS管Mn2b的源极连接接地端GND，所述第六反相器INV6的输出端连接所述电荷泵模块的DN2端口和所述与门的第二输入端。

本实施例通过将参考单元输出的标准数字信号V1与阵列单元输出的校正数字信号V2同时输入到鉴相器模块中进行相位比较，鉴相器模块采用一种常见的动态鉴相器。初始状态时，V1信号、V2信号、RES信号为低电平，节点X和节点Y将充电至高电平，Mn2a、Mn2b导通。当V1信号变为高电平时，Mn3a导通，UP信号为高电平。同理，下一时刻V1信号为高电平时， Mn3b导通，DN信号为高电平，此时RES信号将变为高电平，鉴相器完成复位，UP信号和DN信号为低电平。因此，当V1信号超前V2信号时，UP信号的高电平时间表示V1信号超前V2信号的相位差时间。同理，当V2信号超前 V1信号时，DN信号的高电平时间表示V2信号超前V1信号的相位差时间。

优选地，VDD为恒压源，电压为5v。

进一步地，请参见图14，其中，图14的横坐标为时间轴，纵坐标为电压轴，提供了一种鉴相器模块的信号时序图。从图中可以看出，参考单元输出的标准数字信号V1超前阵列单元输出的校正数字信号V2，输出UP信号的输出脉冲宽度等于参考单元输出的标准数字信号V1和阵列单元输出的校正数字信号V2的相位差，输出DN信号的窄脉冲表示鉴相器复位的延迟。

进一步地，请参见图15，图15是本发明实施例提供的一种电荷泵模块的电路结构示意图。所述电荷泵模块包括第一开关模块、第二开关模块、恒流源控制模块、第十八PMOS管Mp2c、第十八NMOS管Mn4c和放大器A，其中，

所述第十八PMOS管Mp2c的源极连接所述电源输入端VDD，所述第十八PMOS管Mp2c的漏极连接所述第一开关模块，所述第十八PMOS管 Mp2c的栅极连接所述恒流源控制模块，所述第十八NMOS管Mn4c的源极连接接地端GND，所述第十八NMOS管Mn4c的漏极连接所述第二开关模块，所述第十八NMOS管Mn4c的栅极连接所述恒流源控制模块，所述第一开关模块连接所述第二开关模块、所述放大器A的输出端和所述放大器 A的反向输入端于Vx节点处，所述第一开关模块的UP2端口连接所述鉴相器模块的UP1端口，所述第二开关模块的DN2端口连接所述鉴相器模块的DN1端口，所述第一开关模块连接所述第二开关模块和所述放大器A的同相输入端于Vy节点处。

优选地，VDD为恒压源，电压为5v。

具体地，请再次参见图16，图16是本发明实施例提供的另一种电荷泵模块的电路结构示意图。所述第一开关模块包括第一开关TG1和第二开关 TG2，所述第二开关模块包括第三开关TG3和第四开关TG4，所述恒流源控制模块包括第十七PMOS管Mp1c、第十八PMOS管Mp2c、第十九PMOS 管Mp3c、第二十PMOS管Mp4c、第二十一PMOS管Mp5c、第二十二PMOS 管Mp6c、第十五NMOS管Mn1c、第十六NMOS管Mn2c、第十七NMOS 管Mn3c、第十八NMOS管Mn4c、第十九NMOS管Mn5c和第二十NMOS 管Mn6c，其中，

所述第十八PMOS管Mp2c的源极连接所述第十七PMOS管Mp1c的源极、所述第十九PMOS管Mp3c的源极、所述第二十PMOS管Mp4c的源极和所述电源输入端VDD，所述第十八PMOS管Mp2c的漏极连接所述第一开关TG1的输入端和所述第二开关TG2的输入端，所述第十八PMOS 管Mp2c的栅极连接所述第二十PMOS管Mp4c的栅极、所述第二十PMOS 管Mp4c的漏极、所述第二十二PMOS管Mp6c的源极和所述第十七PMOS 管Mp1c的栅极，所述第十七PMOS管Mp1c的漏极连接所述第十九NMOS 管Mn5c的栅极和所述第十六NMOS管Mn2c的漏极，所述第十九PMOS 管Mp3c的栅极连接所述第十九PMOS管Mp3c的漏极和所述第二十一 PMOS管Mp5c的源极，所述第二十一PMOS管Mp5c的栅极连接基准电流源Ib的正极和所述第十九NMOS管Mn5c的源极，所述第二十一PMOS管 Mp5c的漏极连接所述第二十二PMOS管Mp6c的漏极和所述第十七NMOS 管Mn3c的漏极，所述第二十二PMOS管Mp6c的栅极连接所述基准电流源 Ib的正极和所述第二十NMOS管Mn6c的源极，所述第十九NMOS管Mn5c 的漏极连接接地端GND，所述第二十NMOS管Mn6c的漏极连接接地端 GND，所述第二十NMOS管Mn6c的栅极连接所述第二开关TG2的输出端和所述第三开关TG3的输入端，所述第十五NMOS管Mn1c的漏极连接所述基准电流源Ib的正极、所述第十五NMOS管Mn1c的栅极、所述第十六NMOS管Mn2c的栅极、所述第十七NMOS管Mn3c的栅极和所述第十八 NMOS管Mn4c的栅极，所述第十五NMOS管Mn1c的源极连接接地端 GND，所述第十六NMOS管Mn2c的源极连接接地端GND，所述第十七 NMOS管Mn3c的源极连接接地端GND所述第十八NMOS管Mn4c的源极连接接地端GND，所述第十八NMOS管Mn4c的漏极连接所述第三开关 TG3的输出端和所述第四开关TG4的输出端，所述第一开关TG1的C！端连接所述鉴相器模块的UP1端口，所述第一开关TG1的C端连接所述第二开关TG2的C！端，所述第一开关TG1的输出端连接所述第四开关TG4 的输入端、所述放大器A的同相输入端、所述第一比较器comp1的反向输入端和所述电容Cout的第一端于Vy节点，所述第二开关TG2的C端连接所述鉴相器模块的UP1端口，所述第二开关TG2的输出端连接所述第三开关TG3输入端、所述放大器A的输出端和所述放大器A的反向输入端于 Vx节点，所述第三开关TG3的C端连接所述鉴相器模块的DN1端口，所述第三开关TG3的C！端连接所述第四开关TG4的C端，所述第四开关 TG4的C！端连接所述鉴相器模块的DN1端口。

本实施例通过采用一种高性能电荷泵，能够有效的克服电荷分享以及沟道调制带来的电流源、电流漏之间的不匹配。Vt端接负载电容，UP-信号和DN-信号分别为UP信号和DN信号的反信号，Ib为基准电流源。放大器A 接成单位增益负反馈的形式，使Vx点电位跟随Vout点电位，抑制了电荷分享效应。当UP信号为高电平时，充电支路导通，输出电容将进行充电。当 DN信号为高电平时，放电支路导通，输出电容将进行放电。当UP信号和 DN信号同步时，不会对负载电容充电或者放电，负载电容上的电压将保持恒定。

优选地，VDD为恒压源，电压为5v。

进一步地，请参见图17，其中，图17的横坐标为时间轴，纵坐标为电压轴，提供了一种电荷泵模块的信号时序图。从图中可以看出，当时间小于M时刻点时，参考单元输出的标准数字信号V1超前阵列单元输出的校正数字信号V2，超前量为UP信号的脉冲宽度，充电支路导通，在脉冲宽度内对输出Vt端所接的输出电容进行充电，输出端Vt电压上升。同理，当时间大于M时刻点的时候，阵列单元输出的标准数字信号V2超前参考单元输出的校正数字信号V1，超前量为DN信号的脉冲宽度，放电支路导通，在脉冲宽度内对输出端Vt所接的输出电容进行放电，输出端Vt电压下降。

进一步地，请参见图18，其中，图18的横坐标为时间轴，纵坐标为电压轴，提供了一种面向APD阵列非均匀性的自适应校正电路的输出信号对比图。从图中可以看出，参考单元输出信号V1超前阵列单元输出信号V2，输出电容Cout将充电，参考阈值电压Vt增大，当参考阈值电压Vt增大到一定值时，负反馈系统达到稳定。

进一步地，请参见图19，其中，图19的横坐标为时间轴，纵坐标为电压轴，提供了一种面向APD阵列非均匀性的自适应校正电路的负反馈系统调节前的输出信号仿真对比曲线图。从图中可以看出，负反馈调节之前相位差大约为1.12ns。

进一步地，请参见图20，其中，图20的横坐标为时间轴，纵坐标为电压轴，提供了一种面向APD阵列非均匀性的自适应校正电路的负反馈系统调节时的输出信号仿真对比曲线图。从图中可以看出，负反馈调节之前相位差大约为63.6ps。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。