阅读说明：本技术 半导体装置及其制造方法 (Semiconductor device and method for manufacturing the same ) 是由 张睿钧 苏泊沅 廖健男 于 2019-03-01 设计创作，主要内容包括：本发明提出一种半导体装置及其制造方法,其包含电荷吸收结构,设置于基底上方；绝缘层,设置于电荷吸收结构上方；半导体层,设置于绝缘层上方；多个第一掺杂区和多个第二掺杂区,设置于半导体层中,其中这些第一掺杂区与这些第二掺杂区沿着第一方向延伸且沿着第二方向交错排列,其中第二方向与第一方向不同,且这些第一掺杂区与这些第二掺杂区具有不同的导电类型；源极和漏极,分别设置于交错排列的这些第一掺杂区与这些第二掺杂区的两侧且沿着第二方向延伸；以及栅极,设置于交错排列的这些第一掺杂区与这些第二掺杂区上且沿着第二方向延伸。该半导体装置在应用于高频操作时,可以减少载流子寄生的散射现象,提升半导体装置的可靠度。(The invention provides a semiconductor device and a manufacturing method thereof, comprising a charge absorption structure arranged above a substrate; an insulating layer disposed over the charge absorbing structure; a semiconductor layer disposed over the insulating layer; a plurality of first doped regions and a plurality of second doped regions disposed in the semiconductor layer, wherein the first doped regions and the second doped regions extend along a first direction and are staggered along a second direction, the second direction is different from the first direction, and the first doped regions and the second doped regions have different conductivity types; the source electrode and the drain electrode are respectively arranged on two sides of the first doped regions and the second doped regions which are arranged in a staggered mode and extend along a second direction; and the grid electrode is arranged on the first doping regions and the second doping regions which are arranged in a staggered mode and extends along the second direction. When the semiconductor device is applied to high-frequency operation, the parasitic scattering phenomenon of carriers can be reduced, and the reliability of the semiconductor device is improved.)

半导体装置及其制造方法

技术领域

本发明是关于半导体制造技术，特别是有关于具有超结结构的半导体装置及其制造方法。

背景技术

半导体装置包含基底以及设置于基底上方的电路组件，并且已经广泛地用于各种电子产品，例如个人电脑、行动电话、数字相机及其他电子设备。半导体装置的演进正持续影响及改善人类的生活方式。

由于金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)具有开关速度快、输入阻抗高、驱动功率小、高频特性优良和较大安全操作区间(Safe Operating Area)等优点，随着制造的技术越来越成熟，应用范围也越来越广。

随后更发展出具有超结(super junction)结构的金属氧化物半导体场效晶体管，例如垂直扩散金属氧化物半导体(Vertically Diffused Metal Oxide Semiconductor，VDMOS)装置，其改变了传统金属氧化物半导体场效晶体管的耐压和耗尽区的物理限制，达到降低导通电阻(on-resistance，Ron)等优点。然而，对于垂直扩散金属氧化物半导体装置而言，垂直式的沟道设计和制造工艺上的复杂度也限制其应用。

发明内容

根据本发明的一些实施例，提供半导体装置。此半导体装置包含电荷吸收结构，设置于基底上方；绝缘层，设置于电荷吸收结构上方；半导体层，设置于绝缘层上方；多个第一掺杂区和多个第二掺杂区，设置于半导体层中，其中这些第一掺杂区与这些第二掺杂区沿着第一方向延伸且沿着第二方向交错排列，其中第二方向与第一方向不同，且这些第一掺杂区与这些第二掺杂区具有不同的导电类型；源极和漏极，分别设置于交错排列的这些第一掺杂区与这些第二掺杂区的两侧且沿着第二方向延伸；以及栅极，设置于交错排列的这些第一掺杂区与这些第二掺杂区上且沿着第二方向延伸。

在一些实施例中，电荷吸收结构包含多晶硅。

在一些实施例中，电荷吸收结构的厚度在100纳米至1000纳米的范围。

在一些实施例中，半导体装置更包含缓冲层，包覆整个该基底。

在一些实施例中，缓冲层包含氧化物、氮化物或前述的组合。

在一些实施例中，电荷吸收结构包覆整个基底，且缓冲层包覆电荷吸收结构。

在一些实施例中，电荷吸收结构包覆整个基底，且该缓冲层位于基底和电荷吸收结构之间。

在一些实施例中，半导体装置更包含额外的缓冲层，包覆电荷吸收结构。

在一些实施例中，半导体装置更包含一对额外的电荷吸收结构，穿过绝缘层以接触电荷吸收结构。

在一些实施例中，这对额外的电荷吸收结构的宽度各自独立地在0.5微米至2微米的范围。

根据本发明的另一些实施例，提供半导体装置的制造方法。此方法包含在基底上形成电荷吸收结构；在电荷吸收结构上方形成绝缘层以及位于绝缘层上方的半导体层；在半导体层上方形成具有多个开口的遮罩层；经由这些开口注入半导体层的一部分，以形成具有第一导电类型的多个第一掺杂区，其中这些第一掺杂区沿着第一方向延伸；经由这些开口形成多个场氧化物，以分别覆盖这些第一掺杂区；在形成这些场氧化物之后，移除遮罩层；以这些场氧化物为遮罩注入半导体层的另一部分，以形成具有第二导电类型的多个第二掺杂区，其中第二导电类型与第一导电类型不同，且其中这些第二掺杂区沿着第一方向延伸且与第一掺杂区沿着第二方向交错排列，其中第二方向与第一方向不同；以及在形成这些第二掺杂区之后，移除这些场氧化物。

在一些实施例中，这些场氧化物的材料和遮罩层的材料不同。

在一些实施例中，遮罩层的厚度和这些场氧化物的厚度的比例在5：1至10：1的范围。

在一些实施例中，半导体装置的方法更包含分别在交错排列的这些第一掺杂区与这些第二掺杂区的两侧沿着第二方向形成源极和漏极；以及在半导体层上且沿着第二方向形成栅极。

在一些实施例中，半导体装置的制造方法更包含形成包覆整个基底的缓冲层。

在一些实施例中，缓冲层的形成包含沉积氧化物、氮化物或前述的组合。

在一些实施例中，电荷吸收结构包覆整个基底，且缓冲层包覆整个电荷吸收结构。

在一些实施例中，电荷吸收结构包覆整个基底，且缓冲层位于电荷吸收结构和基底之间。

在一些实施例中，半导体装置的制造方法更包含形成额外的缓冲层包覆整个电荷吸收结构。

在一些实施例中，半导体装置的制造方法更包含形成一对额外的电荷吸收结构，其中这对额外的电荷吸收结构穿过绝缘层以接触电荷吸收结构。

本发明在半导体装置设置电荷吸收结构，以在绝缘体上覆半导体基底应用于高频操作时，减少载流子寄生的散射现象，提升半导体装置的可靠度。

附图说明

以下将配合所附图式详述本揭露的实施例。应注意的是，依据产业上的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本揭露的特征。

图1A～图1E是根据一些实施例绘示在制造半导体装置的各个阶段的剖面示意图。

图2是根据一些实施例绘示半导体装置的透视示意图。

图3是根据一些实施例绘示半导体装置的剖面示意图。

图4是根据一些实施例绘示半导体装置的剖面示意图。

图5是根据一些实施例绘示半导体装置的剖面示意图。

附图标号：

100、200、300、400、500～半导体装置

102～基底

104～绝缘层

106～半导体层

108～牺牲层

110～遮罩

112～第一掺杂区

113～开口

114～第一注入制造工艺

116～场氧化层

118～第二注入制造工艺

120～第二掺杂区

122～源极

124～漏极

126～栅极介电质

128～栅极电极

130、136～电荷吸收结构

132、134～缓冲层

138～隔离结构

140～介电层

142、144、146～内连线结构

A-A、B-B～线段

D1～第一方向

D2～第二方向

D3～第三方向

具体实施方式

以下概述一些实施例，以使得本发明所属技术领域相关人员可以更容易理解本发明。然而，这些实施例只是范例，并非用于限制本发明。可以理解的是，本发明所属技术领域相关人员可以根据需求，调整以下描述的实施例，例如改变制造工艺顺序及/或包含比在此描述的更多或更少步骤。

此外，可以在以下叙述的实施例的基础上添加其他元件。举例来说，“在第一元件上形成第二元件”的描述可能包含第一元件与第二元件直接接触的实施例，也可能包含第一元件与第二元件之间具有其他元件，使得第一元件与第二元件不直接接触的实施例，并且第一元件与第二元件的上下关系可能随着装置在不同方位操作或使用而改变。另外，本发明可能在不同的实施例中重复参考数字及/或字母，此重复是为了简化和清楚，而非用以表示所讨论的不同实施例之间的关系。

以下根据本发明的一些实施例，描述半导体装置及其制造方法，且特别适用于具有绝缘体上覆半导体(Semiconductor on Insulator，SOI)基底的半导体装置。本发明提供新的超结结构的制造方法，此方法能精准控制离子注入(implant)区域，使得具有绝缘体上覆半导体基底的半导体装置具有新的超结结构，以在缩减沟道长度的同时，改善击穿电压和导通电阻。另外，本发明提出电荷吸收结构，能够减少绝缘体上覆半导体基底的寄生效应(parasitic effect)。

图1A～图1E是根据一些实施例绘示在制造半导体装置100的各个阶段的剖面示意图。如图1A所示，半导体装置100包含基底102。基底102可以包含任何适用于半导体装置100的基底材料。举例来说，基底102可以是块体(bulk)半导体基底或包含由不同材料形成的复合基底，并且可以将基底102掺杂(例如使用p型或n型掺质)或不掺杂。在一些实施例中，基底102可以包含元素半导体基底、化合物半导体基底或合金半导体基底。举例来说，基底102可以包含硅基底、锗基底、硅锗基底、碳化硅(silicon carbide)基底、氮化铝(aluminumnitride)基底、氧化铝(aluminum oxide)基底、氮化镓(gallium nitride)基底、类似的材料或前述的组合。

然后根据一些实施例，在基底102上方设置电荷吸收结构130。在半导体装置100设置电荷吸收结构130可以减少高频操作时的寄生效应，因此特别适用于在高电压(例如大于30伏特)下操作的具有绝缘体上覆半导体基底的半导体装置100。

在一些实施例中，电荷吸收结构130的材料可以包含多晶硅(polysilicon)，且电荷吸收结构130的厚度可以在约100纳米至约1000纳米的范围，例如约300纳米至约500纳米。在一些实施例中，电荷吸收结构130的形成可以通过沉积制造工艺，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)制造工艺或其他合适的沉积制造工艺。

然后根据一些实施例，在电荷吸收结构130上方设置绝缘层104以及在绝缘层104上方的半导体层106。在一些实施例中，绝缘层104可以包含埋藏介电层，例如埋藏氧化物(buried oxide，BOX)、埋藏氧化硅(silicon oxide，SiO₂)、埋藏氮化硅(silicon nitride，SiN)、类似的材料或前述的组合。在一些实施例中，绝缘层104的厚度可以在约3微米至约10微米的范围，例如约4微米至约6微米。

在一些实施例中，半导体层106的材料可以包含硅，且半导体层106的厚度可以在约0.5微米至约4微米的范围，例如约1微米至约1.5微米。

在一些实施例中，绝缘层104和半导体层106的形成可以通过晶片焊接(waferbonding)制造工艺、外延层转移(Epitaxial Layer Transfer，ELTRAN)制造工艺、类似的制造工艺或前述的组合。

在使用晶片焊接制造工艺的一些实施例中，直接将绝缘层104焊接至半导体层106，再将两者焊接至已在上方形成电荷吸收结构130的基底102，并且可以在焊接至基底102之前，将半导体层106薄化。

在使用外延层转移(ELTRAN)制造工艺的一些实施例中，在晶种层(seed layer，未绘示)上外延成长半导体层106，再将半导体层106氧化以形成绝缘层104。在将绝缘层104焊接至已在上方形成电荷吸收结构130的基底102之后，移除晶种层。

然后根据一些实施例，在半导体层106上方形成牺牲层108。牺牲层108可以防止半导体层106的表面受到污染，并且可以减少后续离子注入制造工艺对半导体层106造成的伤害，还有助于控制掺质进入半导体层106的深度。在一些实施例中，牺牲层108的形成可以包含热氧化(thermal oxide)制造工艺或其他合适的制造工艺，且牺牲层108的材料可以包含氧化物，例如氧化硅。在一些实施例中，牺牲层108的厚度可以在约10埃

至约300埃的范围，例如约150埃至约200埃。在此厚度范围下，牺牲层108可以在不妨碍后续离子注入制造工艺的情况下，保护半导体层106的表面。

然后根据一些实施例，在牺牲层108上方形成遮罩层110。在一些实施例中，遮罩层110可以包含硬遮罩，例如氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、碳化硅(silicon carbide)、氮碳化硅(silicon carbon nitride)、类似的材料或前述的组合。在一些实施例中，遮罩层110的形成可以包含沉积制造工艺，例如化学气相沉积(ChemicalVapor Deposition，CVD)制造工艺、旋涂玻璃(Silicon On Glass，SOG)制造工艺、原子层沉积(Atomic Layer Deposition，ALD)制造工艺、前述的组合或任何合适的沉积制造工艺。

然后，根据一些实施例，如图1B所示，将遮罩层110图案化，以形成多个开口113露出下方的膜层，其中这些开口113对应后续掺杂区。在一些实施例中，每个开口113的宽度可以在约0.1微米至约1微米的范围，例如约0.4微米至约0.6微米。在一些实施例中，每个开口113的间距可以在约0.1微米至约1微米的范围，例如约0.4微米至约0.6微米。

接着经由这些开口113对半导体层106执行第一注入制造工艺114，以在半导体层106的一部分形成多个第一掺杂区112，其中这些第一掺杂区112具有第一导电类型。在一些实施例中，可以使用p型掺质或n型掺质执行第一注入制造工艺114。举例来说，p型掺质可以是硼、铝、镓、BF₂、类似的材料或前述的组合，且n型掺质可以是氮、磷、砷、锑、类似的材料或前述的组合。在一些实施例中，第一注入制造工艺114的离子注入浓度在约1×10¹⁴cm^-2至约1×10¹⁷cm^-2的范围，例如约5×10¹⁵cm^-2至约1×10¹⁶cm^-2。

然后，根据一些实施例，如图1C所示，经由遮罩层110的开口113，在牺牲层108的露出部分形成多个场氧化物(field oxide)116。在一些实施例中，场氧化物116的形成可以通过热氧化制造工艺或其他合适的制造工艺将一部分的半导体层106氧化而成。场氧化物116的厚度可以在约100埃至约500埃的范围，例如约300埃至约400埃。在此厚度范围内，可以在不消耗太多半导体层106的情况下，阻挡后续执行离子注入时的掺质进入场氧化物116底下的第一掺杂区112，以精确控制后续离子注入的范围。

根据一些实施例，遮罩层110的厚度和场氧化物116的厚度的比例在约5：1至约10：1的范围，例如约7：1至约8：1。场氧化物116的形成可能会在场氧化物116的边缘产生鸟嘴(bird’s beak)结构，而在前述的厚度比例范围内，可以降低形成场氧化物116的应力，减少形成鸟嘴结构的区域，提升离子注入浓度的均匀性。

然后，根据一些实施例，如图1D所示，移除遮罩层110。接着对半导体层106执行第二注入制造工艺118，以在半导体层106的一部分形成多个第二掺杂区120，其中这些第二掺杂区120具有第二导电类型，且第一导电类型与第二导电类型不同。在一些实施例中，第一掺杂区112为p型且第二掺杂区120为n型。在另一些实施例中，第一掺杂区112为n型且第二掺杂区120为p型。第二注入制造工艺118可以选用如前所述关于第一注入制造工艺114的p型掺质或n型掺质和注入浓度，故不再赘述。

如前所述，场氧化物116可以在第二注入制造工艺118期间保护第一掺杂区112，避免第二注入制造工艺118的掺质注入至第一掺杂区112，因此可以形成交错排列的第一掺杂区112和第二掺杂区120，且第二掺杂区120的侧壁大致上与场氧化物116的侧壁对齐。

然后，根据一些实施例，如图1E所示，移除牺牲层108和场氧化物116，以露出第一掺杂区112和第二掺杂区120。在一些实施例中，牺牲层108和场氧化物116的移除可以使用刻蚀制造工艺，例如湿式腐蚀制造工艺，其使用例如氢氟酸(hydrofluoric acid，HF)或任何合适的刻蚀剂。

本发明通过使用遮罩层110和场氧化物116配合第一注入制造工艺114和第二注入制造工艺118，可以精确控制离子注入区域，形成自对准(self-aligned)的第一掺杂区112和第二掺杂区120，避免因光刻位移(shift)产生偏移(offset)区，以在半导体装置100中形成交错排列的第一掺杂区112和第二掺杂区120。

此外，由于此方法所能达到的准确性，可在缩减半导体装置100的沟道长度的同时，最佳化半导体装置100的击穿电压和导通电阻，使半导体装置100能有更广泛的应用，且有利于与射频(Radio frequency，RF)集成电路(integrated circuit，IC)整合。

图2是根据一些实施例绘示半导体装置200的透视示意图。图1A～图1E绘示的半导体装置100的剖面示意图为图2中沿线段A-A所形成的剖面。图2与图1A～图1E以相同符号描述相同元件，并且这些元件的形成方式和材料如前所述，故不再赘述。

如图2所示，线段B-B沿着第一方向D1延伸，且线段A-A沿着第二方向D2延伸，其中第一方向D1和第二方向D2不同。如图2所示，第一掺杂区112和第二掺杂区120沿着第一方向D1延伸且沿着第二方向D2交错排列。另外，基底102、电荷吸收结构130、绝缘层104和半导体层106沿着第三方向D3堆叠。在一些实施例中，第一方向D1、第二方向D2和第三方向D3大致上垂直。在一些实施例中，第一方向D1、第二方向D2和第三方向D3之间的夹角各自独立地在约80°至约95°的范围，例如第一方向D1和第二方向D2的夹角为约85°至约90°。

根据一些实施例，如图2所示，在半导体装置200中设置源极122、漏极124以及栅极，其中栅极包含栅极介电质126和位于栅极介电质126上方的栅极电极128。源极122和漏极124分别设置于交错排列的第一掺杂区112与第二掺杂区120的两侧且沿着第二方向D2延伸。栅极介电质126和栅极电极128设置于交错排列的第一掺杂区112与第二掺杂区120上且沿着第二方向D2延伸。

在一些实施例中，源极122和漏极124的形成可以使用离子注入制造工艺配合遮罩层(未绘示)。在一些实施例中，遮罩层可以是光刻胶，例如正型光刻胶或负型光刻胶。在另一些实施例中，遮罩层可以是硬遮罩，例如氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似的材料或前述的组合。在一些实施例中，遮罩层的形成可以包含旋转涂布(spin-oncoating)、化学气相沉积、原子层沉积、类似的沉积制造工艺或前述的组合，并且可以使用合适的微影(lithography)技术将遮罩层图案化。

源极122和漏极124具有相同的导电类型。在金属氧化物半导体装置为p型(PMOS)的实施例中，源极122和漏极124为p型。在金属氧化物半导体装置为n型(NMOS)的实施例中，源极122和漏极124为n型。在一些实施例中，可以通过一道离子注入制造工艺同时形成源极122和漏极124。在另一些实施例中，可以通过不同离子注入制造工艺分别形成源极122和漏极124。

源极122和漏极124的掺杂浓度可大于或等于第一掺杂区112和第二掺杂区120的掺杂浓度。在一些实施例中，源极122和漏极124可以各自独立地具有约1×10¹⁴cm^-3至约5×10¹⁷cm^-3的掺杂浓度；也可在第一掺杂区112或第二掺杂区120离子注入时一起制作完成。

在一些实施例中，栅极介电质126的材料可以包含氧化物，例如二氧化硅。在一些实施例中，栅极介电质126的材料可以包含高介电常数(high-k)介电材料，亦即介电常数高于3.9的介电材料。举例来说，栅极介电质126的材料可以包含HfO₂、LaO₂、TiO₂、ZrO₂、Al₂O₃、Ta₂O₃、HfZrO、ZrSiO₂、HfSiO₄、类似的高介电常数材料或前述的组合。栅极介电质126的形成可以通过热氧化、化学气相沉积、原子层沉积、类似的沉积制造工艺或前述的组合。

然后在栅极介电质126上方形成栅极电极128。在一些实施例中，栅极电极128的形成可以包含物理气相沉积、化学气相沉积、原子层沉积、分子束外延(Molecular BeamEpitaxy，MBE)、液相外延(Liquid Phase Epitaxy，LPE)、气相外延(Vapor Phase Epitaxy，VPE)、类似的制造工艺或前述的组合。在一些实施例中，栅极电极128的材料可以包含导电材料，例如金属、金属氮化物、金属氧化物、金属硅化物(silicide)、半导体材料、类似的导电材料或前述的组合。举例来说，金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、类似的材料、前述的合金、前述的多层结构或前述的组合，并且半导体材料可以包含多晶硅(poly-Si)、多晶锗(poly-Ge)、多晶硅锗(poly-SiGe)、类似的半导体材料或前述的组合。

虽然源极122、漏极124、栅极介电质126和栅极电极128的形成顺序描述如上，但本发明不限于此，这些元件也可以采用其他形成顺序。此外，可以在形成第一掺杂区112和第二掺杂区120之后形成源极122、漏极124、栅极介电质126和栅极电极128，但本发明不限于此，这些元件也可以采用其他形成顺序。

另外，源极122、漏极124、栅极介电质126和栅极电极128的形状不限于图式中的垂直侧壁，也可以是倾斜的侧壁或具有其他形貌的侧壁。另外，如图2所示，栅极介电质126的侧壁和栅极电极128的侧壁大致上共平面，且这些侧壁与源极122的侧壁大致上共平面，但本发明不限于此。举例来说，源极122的侧壁可以位于栅极介电质126的两侧壁之间。

本发明的基底102和电荷吸收结构130亦可具有其他配置方式，以提升半导体装置的可靠度。以下根据一些实施例描述基底102和电荷吸收结构130的其他范例配置。为简化起见，将以相同符号描述相同元件，并且这些元件的形成方式和材料如前所述，故不再赘述。

图3～图5是根据一些实施例绘示半导体装置300、400和500的剖面示意图。图3～图5绘示的半导体装置300、400和500的剖面示意图为图2中沿线段B-B所形成的剖面。

根据一些实施例，如图3所示，半导体装置300的基底102包含包覆整个基底102的缓冲层132。根据一些实施例，在半导体装置300设置缓冲层132可以缓解基底102和其他膜层之间的晶格差异，以避免晶格差异造成的应力产生缺陷。举例来说，缓冲层132可用于缓解基底102和电荷吸收结构130之间的晶格差异。此外，缓冲层132还可用于修补基底102表面的缺陷，例如填充基底102表面的引线孔，以提升基底102表面的结晶品质。

在一些实施例中，缓冲层132的材料包含氧化物、氮化物、类似的材料或前述的组合。举例来说，缓冲层132可以包含氧化硅。根据一些实施例，可以在形成电荷吸收结构130之前，通过沉积制造工艺形成缓冲层132，例如低压化学气相沉积制造工艺。在一些实施例中，缓冲层132的厚度可以在约500埃至约2000埃的范围，例如约1000埃至约1200埃。缓冲层132在此厚度范围下，可以缓解不同膜层之间的晶格差异、提升结晶品质，且不会因本身的厚度造成的应力产生缺陷。

根据一些实施例，如图4所示，半导体装置400的电荷吸收结构130包覆整个基底102。相较于图1A～图1E、图2和图3绘示的单层的电荷吸收结构130，半导体装置400具有包覆整个基底102的电荷吸收结构130能更有助于减少载流子寄生的散射现象，提升半导体装置400的可靠度。

在一些实施例中，电荷吸收结构130的形成可以通过沉积制造工艺，例如低压化学气相沉积制造工艺。虽然在图式中，电荷吸收结构130的垂直部分的厚度和水平部分的厚度大致上相同，但本发明不限于此，垂直部分的厚度也可以大于或小于水平部分的厚度。在一些实施例中，电荷吸收结构130的垂直部分的厚度和水平部分的厚度可以各自独立地在约100纳米至约1000纳米的范围。举例来说，垂直部分的厚度为约250纳米至约450纳米，且水平部分的厚度为约300纳米至约500纳米。

此外，可以在基底102和电荷吸收结构130之间设置缓冲层132，以缓解基底102和电荷吸收结构130之间的晶格差异，并且修复基底102的表面缺陷。另外，可以在电荷吸收结构130的表面设置额外的缓冲层134，以缓解电荷吸收结构130和其他膜层之间的晶格差异，并且修复电荷吸收结构130的表面缺陷。缓冲层134的材料和形成方法可以选用缓冲层132的材料和形成方法，但也可以使用其他材料和形成方法。应注意的是，具有缓冲层132和缓冲层134的半导体装置400仅为说明用的范例而非限制，举例来说，可以仅设置缓冲层132和缓冲层134的其中之一。

根据一些实施例，如图5所示，半导体装置500包含一对额外的电荷吸收结构136，此对电荷吸收结构136穿过绝缘层104以接触电荷吸收结构130。电荷吸收结构136的材料可以选用电荷吸收结构130的材料，但也可以使用其他材料。在一些实施例中，此对电荷吸收结构136的宽度可以各自独立地在约0.5微米至约2微米的范围，例如约1微米至约1.5微米。

根据一些实施例，如图5所示，在交错排列的第一掺杂区112(参照图1A～图1E和图2)和第二掺杂区120的两侧设置一对隔离结构138。在一些实施例中，隔离结构138可以包含介电材料，例如氧化硅、氮化硅、氮氧化硅、类似的材料或前述的组合。隔离结构138可以是浅沟槽隔离(shallow trench isolation，STI)结构。在一些实施例中，可以通过设置遮罩层(未绘示)以露出隔离结构138的预定位置，并且通过刻蚀制造工艺将半导体层106(参照图1A～图1E和图2)刻蚀出沟槽(未绘示)，然后通过沉积制造工艺在沟槽中沉积绝缘材料，以形成隔离结构138。遮罩层的材料和形成方式如前所述，故不再赘述。如图5所示，电荷吸收结构136穿过隔离结构138。

根据一些实施例，如图5所示，在半导体层106上方设置介电层140。在一些实施例中，介电层140可以包含介电材料，例如氧化硅、氮化硅、氮氧化硅、类似的材料或前述的组合，且介电层140的形成可以包含沉积制造工艺，例如物理气相沉积制造工艺、化学气相沉积制造工艺、原子层沉积制造工艺、旋涂玻璃制造工艺、可流动式化学气相沉积制造工艺(Flowable Chemical Vapor Deposition，FCVD)、类似的沉积制造工艺或前述的组合。

根据一些实施例，如图5所示，形成穿过介电层140的内连线结构142、144和146，以分别电连接源极122、栅极电极128和漏极124。在一些实施例中，内连线结构142、144和146的材料可以包含导电材料，例如金属、金属氮化物、金属氧化物、金属硅化物、半导体材料、类似的导电材料或前述的组合。在一些实施例中，可以在介电层140上方形成遮罩层(未绘示)露出内连线结构142、144和146的预定位置，并且通过刻蚀制造工艺将介电层140刻蚀出沟槽(未绘示)，然后通过沉积制造工艺在沟槽中沉积导电材料，以形成内连线结构142、144和146。遮罩层的材料和形成方式如前所述，故不再赘述。

在一些实施例中，可以通过一次图案化制造工艺同时刻蚀出用于形成内连线结构142、144和146的沟槽与用于形成电荷吸收结构136的沟槽，但本发明不限于此。在另一些实施例中，可以通过不同图案化制造工艺分别刻蚀出用于形成内连线结构142、144和146的沟槽与用于形成电荷吸收结构136的沟槽，并且可以在形成内连线结构142、144和146之前或之后形成电荷吸收结构136。

由于交错排列的第一掺杂区112(参照图1A～图1E和图2)和第二掺杂区120位于此对电荷吸收结构136之间，相较于图1A～图1E、图2和图3绘示的单层的电荷吸收结构130以及图4的环绕基底102的电荷吸收结构130，半导体装置500能更有效减少载流子寄生的散射现象，提升半导体装置500的可靠度。

根据本发明的一些实施例，通过使用遮罩层和场氧化物配合离子注入制造工艺来形成具有超结结构的半导体装置，可以经由自对准方式精准控制离子注入区域，形成交错排列的第一掺杂区和第二掺杂区，避免因光刻位移产生偏移区，提升半导体装置的成品率。此外，由于此方法的精准度，可以在缩减半导体装置的沟道长度的同时，使击穿电压和导通电阻最佳化，因此特别适用于具有绝缘体上覆半导体基底的半导体装置。

另外，根据本发明的一些实施例，在半导体装置设置电荷吸收结构，以在绝缘体上覆半导体基底应用于高频操作时，减少载流子寄生的散射现象，提升半导体装置的可靠度。

虽然本发明已以多个实施例描述如上，但这些实施例并非用于限定本发明。本发明所属技术领域技术人员应可理解，他们能以本发明实施例为基础，做各式各样的改变、取代和替换，以达到与在此描述的多个实施例相同的目的及/或优点。本发明所属技术领域技术人员也可理解，此类修改或设计并未悖离本发明的精神和范围。因此，本发明的保护范围当视权利要求所界定的为准。