阅读说明：本技术 基于忆阻器的三值异或和同或逻辑门电路 (Three-value exclusive-or and exclusive-or logic gate circuit based on memristor ) 是由 王晓媛 周鹏飞 于 2020-06-02 设计创作，主要内容包括：本发明公开了一种基于忆阻器的三值异或和同或逻辑门电路。本发明包括一个三值或门TOR,一个三值与门TAND,一个三值非门TI,一个三值与非门TNAND,利用忆阻器的开关特性和记忆特性实现,第一输入端IN1和第二输入端IN2分别为三值或门TOR和三值与非门TNAND的公共输入端,三值或门TOR的输出和三值与非门的输出为三值与门TAND的两个输入,三值与门的输出为三值非门TI的输入,最终得到三值与门TAND的输出为异或TXOR,三值非门TI的输出为同或TXNOR。本发明结构清晰简单、易于实现。该门电路模型可用于多值数字逻辑运算等诸多领域中的应用研究,具有重要意义。(The invention discloses a three-value exclusive-OR and exclusive-OR logic gate circuit based on a memristor. The three-value NAND gate circuit comprises a three-value OR gate TOR, a three-value AND gate TAND, a three-value NOT gate TI and a three-value NAND gate TNAND, and is realized by utilizing the switching characteristic and the memory characteristic of a memristor, wherein a first input end IN1 and a second input end IN2 are respectively the common input ends of the three-value OR gate TOR and the three-value NAND gate TNAND, the output of the three-value OR gate TOR and the output of the three-value NAND gate are two inputs of the three-value AND gate TAND, the output of the three-value AND gate TI is the input of the three-value NOT gate TI, the output of the three-value AND gate TAND is TXOR finally obtained, and the output of the three-value NOT gate TI is the same or. The invention has clear and simple structure and is easy to realize. The gate circuit model can be applied to application research in multiple fields such as multi-valued digital logic operation and the like, and has important significance.)

基于忆阻器的三值异或和同或逻辑门电路

技术领域

本发明属于电路设计技术领域，涉及一种三值数字逻辑门电路，具体涉及一种物理可实现的基于忆阻器的三值异或和同或逻辑门电路。

背景技术

1971年，华裔科学家蔡少堂教授首次提出忆阻器的概念，2008年，惠普实验室研究团队成功做出纳米忆阻器件，证实了蔡少堂教授的推断；并且进一步研究发现，忆阻器的非易失型和纳米级尺寸有助于摩尔定律的延续，使得忆阻器能够同时计算和存储。

忆阻器的独特特性使其在模拟电路设计、非易失性存储、神经网络、数字逻辑等中具有良好的应用前景，由于晶体管达到物理极限，忆阻器的开关行为的微小尺寸被推广为基于晶体管的存储器的替代器件。

传统的数字系统是基于二进制数构建的，其中只考虑逻辑0和1；最近，多值逻辑的概念成为一个共同的研究课题。1840年，英国的Thomas Fowler就以平衡三进制的设计，使用木材建造了一台早期的计算机；1958年，苏联莫斯科国立大学由Nikolay Brusentsov建造第一台数字电子三进制计算机Setun，它比二进制计算机在未来发展上更有优势。

三元数的主要优点是它比二进制数在相同的位数下所能携带更多的信息量，这降低了互连和芯片面积的复杂性。随着元器件制造工艺技术的进步，为三进制逻辑电路的实现提供了可能性。在20世纪80年代，基于使用增强和耗尽型晶体管的CMOS引入了第一个三值逻辑门的实现。三进制逻辑电路非但比二进制逻辑电路速度更快、可靠性更高，还减少了面积和互连的复杂性，且需要的设备功耗也更少。

忆阻器是实现三元系统的良好候选者，因为它可以处理两个以上的状态而无需使用额外的硬件，可以进一步将其分为不同的量化级别到多级元素。实用的忆阻器与标准CMOS技术兼容，这些忆阻器的尺寸在2-10nm范围内相对较小，使用忆阻器实现三元逻辑运算为增强新颖的功能开辟了新的机会。

发明内容

针对现有技术的不足，本发明提出了一种基于忆阻器的三值异或和同或逻辑门电路。

本发明解决技术问题所采取的技术方案如下：

基于忆阻器的三值异或和同或逻辑门电路具体包括一个三值或门，一个三值与门，一个三值非门，一个三值与非门。

三值或门电路由两个忆阻器构成。其中第一忆阻器M1正极作为第一输入端，第二忆阻器M2正极作为第二输入端。第一忆阻器M1的负极与第二忆阻器M2的负极相连，并作为输出端。对于三值或门，输出为两输入的最大值。

三值与门电路由两个忆阻器构成。其中第三忆阻器M3负极作为第一输入端，第四忆阻器M4负极作为第二输入端。第三忆阻器M3的正极与第四忆阻器M4的正极相连，并作为输出端。对于三值与门，输出为两输入的最小值。

三值非门电路由两个忆阻器和两个NMOS管构成。其中第五忆阻器M5的负极与电源V_CC相连接，第五忆阻器M5的正极与第一NMOS管N1的漏极(D1)相连，并作为输出端。三值非门的输入端与第一NMOS管N1的栅极(G1)、第二NMOS管N2的栅极(G2)相连。第一NMOS管N1的源极(S1)与第二NMOS管的漏极(D2)、第六忆阻器M6的负极相连，第六忆阻器M6的正极接地，第二NMOS管N2的源极(S2)接地。其中第一NMOS管N1的阈值导通电压为0.5V，第二NMOS管N2的阈值导通电压为1.5V。对于三值非门，其中0的非逻辑为2，1的非逻辑为1,2的非逻辑为0。

三值与非门由一个三值与门和一个三值非门组成，在一个三值与门的输出端后连接一个三值非门，即可得到的输出为逻辑与非。

本发明的有益效果：本发明结构清晰简单、易于实现。该门电路模型可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。

附图说明

图1是本发明的基于忆阻器的三值异或和同或逻辑门电路框图。

图2是本发明的基于忆阻器的三值异或和同或逻辑门电路图。

具体实施方式

下面结合附图对本发明优选实施例作详细说明。

本发明设计的基于忆阻器的三值异或和同或逻辑门电路模型，其电路框图如图1所示，由一个三值与门，一个三值或门，一个三值非门和一个三值与非门组成，并利用忆阻器的开关特性和记忆特性实现。

三值异或和同或逻辑门电路中的逻辑状态是电压值，其中，定义电压V_CC为2V，对应逻辑2，电压V_CC/2，为1V对应逻辑1，GND为0V，对应逻辑0。对于三值异或和同或门，其对应的逻辑表达式分别为：

真值表如下表所示：

IN<sub>1</sub>	IN<sub>2</sub>	TXOR	TXNOR
				0	0	0	2
0	1	1	1
				0	2	2	0
1	0	1	1
				1	1	1	1
1	2	1	1
				2	0	2	0
2	1	1	1
				2	2	0	2

根据三值异或和同或门对应的逻辑表达式可以构建如图1所示的电路框图，其中第一输入端IN1和第二输入端IN2分别为三值或门TOR和三值与非门TNAND的公共输入端，三值或门TOR的输出和三值与非门的输出为三值与门TAND的两个输入，三值与门的输出为三值非门TI的输入，最终得到三值与门TAND的输出为异或TXOR,三值非门TI的输出为同或TXNOR。

对于三值异或门和同或门的详细电路如图2所示，具体地，第一忆阻M1和第二忆阻M2构成了一个三值或门TOR。三值与非门TNAND由一个三值与门和一个三值非门构成，其中，三值与非门中的与门由第三忆阻M3和第四忆阻M4构成，三值与非门中的非门由第五忆阻M5、第六忆阻M6、第一NMOS管N1、第二NMOS管N2构成。第七忆阻M7和第八忆阻M8构成了一个三值与门TAND。第九忆阻M9、第十忆阻M10、第三NMOS管N3、第四NMOS管N4构成的一个三值非门。

具体电路结构如下：第一输入端IN1与第一忆阻M1的正极和第三忆阻的负极相连接，第二输入端IN2与第二忆阻M2的正极和第四忆阻M4的负极相连。第一忆阻M1的负极、第二忆阻M2的负极与第七忆阻M7的负极相连接。第三忆阻M3的正极、第四忆阻M4的正极、第一NMOS管N1的栅极(G1)、第二NMOS管N2的栅极(G2)相连接。第五忆阻M5的负极与电源V_CC相连接，第五忆阻M5的正极与第一NMOS管N1的漏极(D1)和第八忆阻M8的负极相连接。第一NMOS管N1的源极(S1)与第六忆阻M6的负极、第二NMOS管N2的漏极(D2)相连接。第六忆阻M6的正极与第二NMOS管N2的源极(S2)相连接。第二NMOS管N2的源极(S2)、第六忆阻M6的正极和接地端相连接。第七忆阻M7的正极和第八忆阻M8的正极相连，其对应着输出为三值异或TXOR。第三NMOS管N3的栅极(G3)、第四NMOS管N4的栅极(G4)与第八忆阻M8的正极相连接。第九忆阻M9的负极与电源V_CC相连接，第九忆阻M9的正极与第三NMOS管N3的漏极(D3)相连接。第三NMOS管N3的源极(S3)与第十忆阻M10的负极、第四NMOS管N4的漏极(D4)相连接。第十忆阻M10的正极与第四NMOS管N4的源极(S4)和接地端相连接。其中，第三NMOS管N3的漏极电压即为输出三值同或TXNOR。

本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。