阅读说明：本技术 一种三态门电路 (Three-state gate circuit ) 是由 孟庆生 于 2019-11-11 设计创作，主要内容包括：本发明公开了一种三态门电路。一种三态门电路包括第一反相器、第一或非门、第二反相器、第三反相器、第一与非门、第四反相器、第一PMOS管和第一NMOS管。利用本发明提供的三态门电路可以降低电路的复杂性,提高稳定性。(The invention discloses a tri-state gate circuit. A tri-state gate circuit comprises a first phase inverter, a first NOR gate, a second phase inverter, a third phase inverter, a first NAND gate, a fourth phase inverter, a first PMOS tube and a first NMOS tube. The tri-state gate circuit provided by the invention can reduce the complexity of the circuit and improve the stability.)

一种三态门电路

技术领域

本发明涉及集成电路技术领域，尤其涉及到三态门电路。

背景技术

集成电路设计过程中会经常遇到三态门电路，其电路的复杂性和稳定性直接影响到芯片的性能和面积。

发明内容

本发明旨在解决现有技术的不足，提供一种三态门电路。

一种三态门电路，包括第一反相器、第一或非门、第二反相器、第三反相器、第一与非门、第四反相器、第一PMOS管和第一NMOS管：

所述第一反相器的输入端接输入端A，输出端接所述第一或非门的一输入端和所述第一与非门的一输入端；所述第一或非门的一输入端接所述第一反相器的输出端和所述第一与非门的一输入端，另一输入端接输入端B，输出端接所述第二反相器的输入端；所述第二反相器的输入端接所述第一或非门的输出端，输出端接所述第一PMOS管的栅极；所述第三反相器的输入端接输入端B，输出端接所述第一与非门的一输入端；所述第一与非门的一输入端接所述第一反相器的输出端和所述第一或非门的一输入端，另一输入端接所述第三反相器的输入端，输出端接所述第四反相器的输入端；所述第四反相器的输入端接所述第一与非门的输出端，输出端接所述第一NMOS管的栅极；所述第一PMOS管的栅极接所述第二反相器的输出端，漏极接所述第一NMOS管的漏极并作为三态门电路的输出端OUT，源极接电源电压VCC；所述第一NMOS管的栅极接所述第四反相器的输出端，漏极接所述第一PMOS管的漏极并作为三态门电路的输出端OUT，源极接地。

当三态门电路的输入端A为低电平时，输入端B为低电平时，所述第一PMOS管的栅极为高电平，所述第一NMOS管的栅极为高电平，三态门电路的输出端OUT为低电平；当三态门电路的输入端A为低电平时，输入端B为高电平时，所述第一PMOS管的栅极为高电平，所述第一NMOS管的栅极为低电平，三态门电路的输出端OUT为高阻态；三态门电路的输入端A为高电平时，输入端B为低电平时，所述第一PMOS管的栅极为低电平，所述第一NMOS管的栅极为低电平，三态门电路的输出端OUT为高电平；三态门电路的输入端A为高电平时，输入端B为高电平时，所述第一PMOS管的栅极为高电平，所述第一NMOS管的栅极为低电平，三态门电路的输出端OUT为高阻态。

附图说明

图1为本发明的三态门电路的电路图。

具体实施方式

以下结合附图对本发明内容进一步说明。

一种三态门电路，如图1所示，包括第一反相器10、第一或非门20、第二反相器30、第三反相器40、第一与非门50、第四反相器60、第一PMOS管70和第一NMOS管80：

所述第一反相器10的输入端接输入端A，输出端接所述第一或非门20的一输入端和所述第一与非门50的一输入端；所述第一或非门20的一输入端接所述第一反相器10的输出端和所述第一与非门50的一输入端，另一输入端接输入端B，输出端接所述第二反相器30的输入端；所述第二反相器30的输入端接所述第一或非门20的输出端，输出端接所述第一PMOS管70的栅极；所述第三反相器40的输入端接输入端B，输出端接所述第一与非门50的一输入端；所述第一与非门50的一输入端接所述第一反相器10的输出端和所述第一或非门20的一输入端，另一输入端接所述第三反相器40的输入端，输出端接所述第四反相器60的输入端；所述第四反相器60的输入端接所述第一与非门50的输出端，输出端接所述第一NMOS管80的栅极；所述第一PMOS管70的栅极接所述第二反相器30的输出端，漏极接所述第一NMOS管80的漏极并作为三态门电路的输出端OUT，源极接电源电压VCC；所述第一NMOS管80的栅极接所述第四反相器60的输出端，漏极接所述第一PMOS管70的漏极并作为三态门电路的输出端OUT，源极接地。

当三态门电路的输入端A为低电平时，输入端B为低电平时，所述第一PMOS管70的栅极为高电平，所述第一NMOS管80的栅极为高电平，三态门电路的输出端OUT为低电平；当三态门电路的输入端A为低电平时，输入端B为高电平时，所述第一PMOS管70的栅极为高电平，所述第一NMOS管80的栅极为低电平，三态门电路的输出端OUT为高阻态；三态门电路的输入端A为高电平时，输入端B为低电平时，所述第一PMOS管70的栅极为低电平，所述第一NMOS管80的栅极为低电平，三态门电路的输出端OUT为高电平；三态门电路的输入端A为高电平时，输入端B为高电平时，所述第一PMOS管70的栅极为高电平，所述第一NMOS管80的栅极为低电平，三态门电路的输出端OUT为高阻态。

对上述所提供的实施方式的说明，仅是本发明的优选实施方式的说明，对本技术领域的技术人员来说能够根据以上说明进行实现或使用本发明。应当指出，对于本技术领域的技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，任何不超出本发明实质精神范围内的发明创造，应视为本发明的保护范围。