阅读说明：本技术 一种基于忆阻器的四输入-四输出多功能编码器电路 (Four-input-four-output multifunctional encoder circuit based on memristor ) 是由 孙军伟 陈志武 李盼龙 杨宇理 杨秦飞 梁恩豪 王延峰 王英聪 黄春 方洁 张勋 于 2019-09-26 设计创作，主要内容包括：本发明提出了一种基于忆阻器的四输入-四输出多功能编码器电路,包含以忆阻器为基础的14个与门逻辑功能电路、5个或门逻辑功能电路以及9个非门逻辑功能电路构建四条电路通道；具有两种编码器功能,利用忆阻器、运算放大器、参考电压等元件,实现了与、或、非、异或等逻辑运算,通过四条通道电路得到四路信号,电路对输入信号进行编码,经过处理输出一个编码结果,所输出的编码结果表示对输入信号所作出的编码操作；所输出的结果是基于忆阻器的编码器组合逻辑电路对输入信号进行编码,能够实现特定编码功能的基于忆阻器的编码器电路具有十分重要的现实意义。本发明的电路集成度更高、运算速度更高、功耗更低,极大的提升了编码器的性能。(The invention provides a four-input-four-output multifunctional encoder circuit based on a memristor, which comprises 14 AND gate logic function circuits, 5 OR gate logic function circuits and 9 NOT gate logic function circuits based on the memristor, wherein four circuit channels are constructed; the four-channel circuit has two encoder functions, logical operations such as AND, OR, NOT, XOR and the like are realized by utilizing elements such as a memristor, an operational amplifier, a reference voltage and the like, four channels of signals are obtained through four channels of circuits, the circuits encode input signals, an encoding result is output after processing, and the output encoding result represents encoding operation made on the input signals; the output result is that the encoder combinational logic circuit based on the memristor encodes the input signal, and the encoder circuit based on the memristor and capable of realizing a specific encoding function has very important practical significance. The circuit of the invention has higher integration level, higher operation speed and lower power consumption, and greatly improves the performance of the encoder.)

一种基于忆阻器的四输入-四输出多功能编码器电路

技术领域

本发明涉及数模电路的技术领域，尤其涉及一种基于忆阻器的四输入-四输出多功能编码器电路。

背景技术

近年来，随着社会的发展，工业生产自动化的程度不断加深，市场对编码器提出了更高的要求，简简单单的信号编制和转换已经不能满足现代自动化工业的需求，在满足基础信号编制转换能力的同时具备高集成度、低成本、低功耗、高速的特点，将是未来编码器的发展方向。

2008年惠普公司在实验室制备出了一种具有记忆性质的电阻，在Nature杂志上发文称这就是多年前就被预测存在的第五种被动电子元器件忆阻。忆阻器具有非常快的速度和极低的能耗，而且能够进行布尔运算，因此许多学者开始研究基于忆阻器的逻辑电路。

发明内容

针对现有编码器功能单一、集成度低、功耗大的技术问题，本发明提出一种基于忆阻器的四输入-四输出多功能编码器电路，可对输入到电路当中的信息进行编码，从而输出表示编码结果信号，具有统计输入信号中逻辑“1”信号的个数和判断输入信号的二进制数的奇偶判断。

为了达到上述目的，本发明的技术方案是这样实现的：一种基于忆阻器的四输入-四输出多功能编码器电路，包括四个输入端口I₃、I₂、I₁、I₀和四个输出端口O₃、O₂、O₁、O₀，输入端口I₃、I₂、I₁和I₀通过基于忆阻器的第一通道电路与输出端口O₃相连接，输入端口I₃、I₂、I₁和I₀通过基于忆阻器的第二通道电路与输出端口O₂相连接，第二通道电路通过基于忆阻器的第三通道电路与输出端口O₁相连接，输入端口I₀通过基于忆阻器的第四通道电路与输出端口O₀相连接。

所述输出端口O₃、O₂和O₁以二进制形式输出输入端口I₃、I₂、I₁和I₀组成的输入信号中逻辑“1”的个数，输入端口I₃、I₂、I₁和I₀组成的输入信号得奇偶数通过输出端口O₀输出，且输入信号为偶数时，输出端口O₀输出逻辑“1”，反之当输入信号为奇数时，输出端口O₀输出逻辑“0”。

所述四个输出端口O₃、O₂、O₁、O₀的逻辑表达式分别为：

O₃＝I₃·I₂·I₁·I₀，

所述第一通道电路为基于忆阻器的四输入逻辑与门电路，输入端口I₃、I₂、I₁和I₀均与四输入逻辑与门电路相连接，四输入逻辑与门电路与输出端口O₃相连接；第二通道电路包括基于忆阻器的第一逻辑与门电路、第二逻辑与门电路、第三逻辑与门电路、第一逻辑异或电路、第二逻辑异或电路、第三逻辑异或电路和逻辑或门电路，输入端口I₃、I₂均与第一逻辑与门电路相连接，输入端口I₁和I₀均与第二逻辑与门电路相连接，第一逻辑与门电路和第二逻辑与门电路均与第一逻辑异或电路相连接，输入端口I₃、I₂均与第二逻辑异或电路相连接，输入端口I₁和I₀均与第三逻辑异或电路相连接，第二逻辑异或电路相连接和第三逻辑异或电路均与第三逻辑与门电路相连接，第三逻辑与门电路的输出端和第一逻辑异或电路的输出端均与逻辑或门电路相连接，逻辑或门电路的输出端为输出端口O₂；所述第三通道电路包括基于忆阻器的第四逻辑异或电路，第二逻辑异或电路相连接和第三逻辑异或电路均与第四逻辑与门电路相连接，第四逻辑与门电路相连接的输出端为输出端口O₁；所述第四通道电路包括基于忆阻器的逻辑非门电路，输入端口I₀与逻辑非门电路相连接，逻辑非门电路的输出端为输出端口O₄。

所述四输入逻辑与门电路包括3个以忆阻器为基础的第一与门电路、第二与门电路和第三与门电路，输入端口I₃和输入端口I₂分别与第一与门电路的两个输入端相连接，输入端口I₁和第一与门电路的输出端分别与第二与门电路的输入端相连接，输入端口I₀和第二与门电路的输出端分别与第三与门电路的两个输入端相连接，第三与门电路的输出端为输出端口O₃；第一与门电路包括忆阻器M₄₃、忆阻器M₄₂和运算放大器OP₂₄，输入端口I₃和输入端口I₂分别与忆阻器M₄₃、忆阻器M₄₂的负极相连接，忆阻器M₄₃、忆阻器M₄₂的正极均与运算放大器OP₂₄的同相输入端相连接，运算放大器OP₂₄的反相输入端连接参考电压V_ref1.07，运算放大器OP₂₄的输出端与第二与门电路相连接；所述第二与门电路包括忆阻器M₄₄、忆阻器M₄₅和运算放大器OP₂₅，输入端口I₁和运算放大器OP₂₄的输出端分别与忆阻器M₄₅、忆阻器M₄₄的负极相连接，忆阻器M₄₅、忆阻器M₄₄的正极均与运算放大器OP₂₅的同相输入端相连接，运算放大器OP₂₅的反相输入端连接参考电压V_ref1.08，运算放大器OP₂₅的输出端与第二与门电路相连接；所述第三与门电路包括忆阻器M₄₇、忆阻器M₄₆和运算放大器OP₂₆，输入端口I₀和运算放大器OP₂₅的输出端分别与忆阻器M₄₇、忆阻器M₄₆的负极相连接，忆阻器M₄₆、忆阻器M₄₇的正极均与运算放大器OP₂₆的同相输入端相连接，运算放大器OP₂₆的反相输入端连接参考电压V_ref1.09，运算放大器OP₂₆的输出端为输出端口O₃。

所述第一逻辑与门电路为以忆阻器为基础的第四与门电路，第四与门电路包括忆阻器M₄₉、忆阻器M₄₈和运算放大器OP₂₇，输入端口I₃和输入端口I₂分别与忆阻器M₄₉、忆阻器M₄₈的负极相连接，忆阻器M₄₉、忆阻器M₄₈的正极均与运算放大器OP₂₇的同相输入端相连接，运算放大器OP₂₇的反相输入端连接参考电压V_ref1.10，运算放大器OP₂₇的输出端与第一逻辑异或电路相连接；所述第二逻辑与门电路为以忆阻器为基础的第五与门电路，第五与门电路包括忆阻器M₅₁、忆阻器M₅₀和运算放大器OP₂₈，输入端口I₁和输入端口I₀分别与忆阻器M₅₁、忆阻器M₅₀的负极相连接，忆阻器M₅₁、忆阻器M₅₀的正极均与运算放大器OP₂₈的同相输入端相连接，运算放大器OP₂₈的反相输入端连接参考电压V_ref1.11，运算放大器OP₂₇的输出端与第一逻辑异或电路相连接。

所述第一逻辑异或电路包括以忆阻器为基础的第一非门电路、第二非门电路、第六与门电路、第七与门电路和第一或门电路，第四与门电路和第五与门电路的输出端分别与第一非门电路、第二非门电路相连接，第一非门电路和第五与门电路的输出端分别与第六与门电路的输入端相连接，第二非门电路和第四与门电路的输出端分别与第七与门电路的输入端相连接，第六与门电路的输出端和第七与门电路的输出端分别与第一或门电路的两个输入端相连接，第一或门电路的输出端与逻辑或门电路相连接；所述第一非门电路包括忆阻器M₅₂和运算放大器OP₂₉，忆阻器M₅₂的负极与运算放大器OP₂₇的输出端相连接，忆阻器M₅₂的正极与运算放大器OP₂₉的反相输入端相连接，运算放大器OP₂₉的同相输入端连接参考电压V_ref3.06，运算放大器OP₂₉的输出端连接第六与门电路的输入端；所述第二非门电路包括忆阻器M₅₃和运算放大器OP₃₀，忆阻器M₅₃的负极与运算放大器OP₂₈的输出端相连接，忆阻器M₅₃的正极与运算放大器OP₃₀的反相输入端相连接，运算放大器OP₃₀的同相输入端连接参考电压V_ref3.07，运算放大器OP₃₀的输出端连接第七与门电路的输入端；第六与门电路包括忆阻器M₅₄、忆阻器M₅₅和运算放大器OP₃₁，运算放大器OP₂₉的输出端和运算放大器OP₂₈的输出端分别与忆阻器M₅₄、忆阻器M₅₅的负极相连接，忆阻器M₅₄、忆阻器M₅₅的正极均与运算放大器OP₃₁的同相输入端相连接，运算放大器OP₃₁的反相输入端连接参考电压V_ref1.12，运算放大器OP₃₁的输出端与第一或门电路相连接；所述第七与门电路包括忆阻器M₅₆、忆阻器M₅₇和运算放大器OP₃₂，运算放大器OP₂₇的输出端和运算放大器OP₃₀的输出端分别与忆阻器M₅₆、忆阻器M₅₇的负极相连接，忆阻器M₅₆、忆阻器M₅₇的正极均与运算放大器OP₃₂的同相输入端相连接，运算放大器OP₃₂的反相输入端连接参考电压V_ref1.13，运算放大器OP₃₂的输出端与第一或门电路相连接；所述第一或门电路包括忆阻器M₅₈、忆阻器M₅₉和运算放大器OP₃₃，运算放大器OP₃₁的输出端和运算放大器OP₃₂的输出端分别与忆阻器M₅₈、忆阻器M₅₉的负极相连接，忆阻器M₅₈、忆阻器M₅₉的正极均与运算放大器OP₃₃的同相输入端相连接，运算放大器OP₃₃的反相输入端连接参考电压V_ref2.10，运算放大器OP₃₃的输出端与第三逻辑与门电路相连接；所述第二逻辑异或电路包括以忆阻器为基础的第三非门电路、第四非门电路、第八与门电路、第九与门电路和第二或门电路，输入端口I₃和输入端口I₂分别与第三非门电路、第四非门电路相连接，第三非门电路的输出端和输入端口I₂分别与第八与门电路的两个输入端相连接，第四非门电路的输出端和输入端口I₃分别与第九与门电路的两个输入端相连接，第八与门电路和第九与门电路的输出端分别与第二或门电路的两个输入端相连接，第二或门的输出端连接第三逻辑与门电路；所述第三非门电路包括忆阻器M₆₀和运算放大器OP₃₄，忆阻器M₆₀的负极与输入端口I₃相连接，忆阻器M₆₀的正极与运算放大器OP₃₄的反相输入端相连接，运算放大器OP₃₄的同相输入端连接参考电压V_ref3.08，运算放大器OP₃₄的输出端连接第八与门电路的输入端；所述第四非门电路包括忆阻器M₆₁和运算放大器OP₃₅，忆阻器M₆₁的负极与输入端口I₂相连接，忆阻器M₆₁的正极与运算放大器OP₃₅的反相输入端相连接，运算放大器OP₃₅的同相输入端连接参考电压V_ref3.09，运算放大器OP₃₅的输出端连接第九与门电路的输入端；所述第八与门电路包括忆阻器M₆₂、忆阻器M₆₃和运算放大器OP₃₆，运算放大器OP₃₄的输出端和输入端口I₂分别与忆阻器M₆₂、忆阻器M₆₃的负极相连接，忆阻器M₆₂、忆阻器M₆₃的正极均与运算放大器OP₃₆的同相输入端相连接，运算放大器OP₃₆的反相输入端连接参考电压V_ref1.14，运算放大器OP₃₆的输出端与第二或门电路相连接；所述第九与门电路包括忆阻器M₆₄、忆阻器M₆₅和运算放大器OP₃₇，运算放大器OP₃₅的输出端和输入端口I₃分别与忆阻器M₆₅、忆阻器M₆₄的负极相连接，忆阻器M₆₅、忆阻器M₆₄的正极均与运算放大器OP₃₇的同相输入端相连接，运算放大器OP₃₇的反相输入端连接参考电压V_ref1.15，运算放大器OP₃₇的输出端与第二或门电路相连接；所述第二或门电路包括忆阻器M₆₆、忆阻器M₆₇和运算放大器OP₃₈，运算放大器OP₃₆的输出端和运算放大器OP₃₇的输出端分别与忆阻器M₆₆、忆阻器M₆₇的负极相连接，忆阻器M₆₆、忆阻器M₆₇的正极均与运算放大器OP₃₈的同相输入端相连接，运算放大器OP₃₈的反相输入端连接参考电压V_ref2.11，运算放大器OP₃₈的输出端与第三逻辑与门电路相连接；所述第三逻辑异或电路包括第五非门电路、第六非门电路、第十与门电路、第十一与门电路和第三或门电路，输入端口I₀和输入端口I₁分别与第五非门电路、第六非门电路相连接，第五非门电路的输出端和输入端口I₁分别与第十与门电路的两个输入端相连接，第六非门电路的输出端和输入端口I₃分别与第十一与门电路的两个输入端相连接，第十与门电路和第十一与门电路的输出端分别与第三或门电路的两个输入端相连接，第三或门的输出端与第三逻辑与门电路相连接；所述第五非门电路包括忆阻器M₆₈和运算放大器OP₃₉，忆阻器M₆₈的负极与输入端口I₀相连接，忆阻器M₆₈的正极与运算放大器OP₃₉的反相输入端相连接，运算放大器OP₃₉的同相输入端连接参考电压V_ref3.10，运算放大器OP₃₉的输出端连接第十与门电路的输入端；所述第六非门电路包括忆阻器M₆₉和运算放大器OP₄₀，忆阻器M₆₉的负极与输入端口I₁相连接，忆阻器M₆₉的正极与运算放大器OP₄₀的反相输入端相连接，运算放大器OP₄₀的同相输入端连接参考电压V_ref3.11，运算放大器OP₄₀的输出端连接第十一与门电路的输入端；所述第十与门电路包括忆阻器M₇₀、忆阻器M₇₁和运算放大器OP₄₁，运算放大器OP₃₉的输出端和输入端口I₁分别与忆阻器M₇₀、忆阻器M₇₁的负极相连接，忆阻器M₇₀、忆阻器M₇₁的正极均与运算放大器OP₄₁的同相输入端相连接，运算放大器OP₄₁的反相输入端连接参考电压V_ref1.16，运算放大器OP₄₁的输出端与第三或门电路相连接；所述第十一与门电路包括忆阻器M₇₂、忆阻器M₇₃和运算放大器OP₄₂，运算放大器OP₄₀的输出端和输入端口I₀分别与忆阻器M₇₃、忆阻器M₇₂的负极相连接，忆阻器M₇₃、忆阻器M₇₂的正极均与运算放大器OP₄₂的同相输入端相连接，运算放大器OP₄₂的反相输入端连接参考电压V_ref1.17，运算放大器OP₄₂的输出端与第三或门电路相连接；所述第三或门电路包括忆阻器M₇₄、忆阻器M₇₅和运算放大器OP₄₃，运算放大器OP₄₁的输出端和运算放大器OP₄₂的输出端分别与忆阻器M₇₄、忆阻器M₇₅的负极相连接，忆阻器M₇₄、忆阻器M₇₅的正极均与运算放大器OP₄₃的同相输入端相连接，运算放大器OP₄₃的反相输入端连接参考电压V_ref2.12，运算放大器OP₄₃的输出端与第三逻辑与门电路相连接；所述第三逻辑与门电路为以忆阻器为基础的第十二与门电路，第十二与门电路包括忆阻器M₇₆、忆阻器M₇₇和运算放大器OP₄₄，运算放大器OP₃₈的输出端和运算放大器OP₄₃的输出端分别与忆阻器M₇₆、忆阻器M₇₇的负极相连接，忆阻器M₇₆、忆阻器M₇₇的正极均与运算放大器OP₄₄的同相输入端相连接，运算放大器OP₄₄的反相输入端连接参考电压V_ref1.18，运算放大器OP₄₄的输出端与逻辑或门电路相连接；所述逻辑或门电路为第四或门电路，第四或门电路包括忆阻器M₇₈、忆阻器M₇₉和运算放大器OP₄₅，运算放大器OP₃₃的输出端和运算放大器OP₄₄的输出端分别与忆阻器M₇₈、忆阻器M₇₉的负极相连接，忆阻器M₇₈、忆阻器M₇₉的正极均与运算放大器OP₄₅的同相输入端相连接，运算放大器OP₄₅的反相输入端连接参考电压V_ref2.13，运算放大器OP₄₅的输出端位输出端口O₂。

所述第四逻辑异或电路包括第七非门电路、第八非门电路、第十三与门电路、第十四与门电路和第五或门电路，第二逻辑异或电路的输出端即运算放大器OP₃₈的输出端和第三逻辑异或电路的输出端即运算放大器OP₄₃的输出端分别与第七非门电路、第八非门电路相连接，第七非门电路的输出端和运算放大器OP₄₃的输出端分别与第十三与门电路的两个输入端相连接，第八非门电路的输出端和运算放大器OP₃₈的输出端分别与第十四与门电路的两个输入端相连接，第十三与门电路和第十四与门电路的输出端分别与第五或门电路的两个输入端相连接，第五或门的输出端为输出端口O₁；所述第七非门电路包括忆阻器M₈₀和运算放大器OP₄₆，忆阻器M₈₀的负极与运算放大器OP₃₈的输出端相连接，忆阻器M₈₀的正极与运算放大器OP₄₆的反相输入端相连接，运算放大器OP₃₉的同相输入端连接参考电压V_ref3.12，运算放大器OP₄₆的输出端连接第十三与门电路的输入端；所述第八非门电路包括忆阻器M₈₁和运算放大器OP₄₇，忆阻器M₈₁的负极与运算放大器OP₄₃的输出端相连接，忆阻器M₈₁的正极与运算放大器OP₄₇的反相输入端相连接，运算放大器OP₄₇的同相输入端连接参考电压V_ref3.13，运算放大器OP₄₇的输出端连接第十四与门电路的输入端；所述第十三与门电路包括忆阻器M₈₂、忆阻器M₈₃和运算放大器OP₄₈，运算放大器OP₄₆和运算放大器OP₄₃的输出端分别与忆阻器M₈₂、忆阻器M₈₃的负极相连接，忆阻器M₈₂、忆阻器M₈₃的正极均与运算放大器OP₄₈的同相输入端相连接，运算放大器OP₄₈的反相输入端连接参考电压V_ref1.19，运算放大器OP₄₈的输出端与第五或门电路相连接；所述第十四与门电路包括忆阻器M₈₄、忆阻器M₈₅和运算放大器OP₄₉，运算放大器OP₄₇和运算放大器OP₃₈的输出端分别与忆阻器M₈₅、忆阻器M₈₄的负极相连接，忆阻器M₈₄、忆阻器M₈₅的正极均与运算放大器OP₄₉的同相输入端相连接，运算放大器OP₄₉的反相输入端连接参考电压V_ref1.20，运算放大器OP₄₉的输出端与第五或门电路相连接；所述第五或门电路包括忆阻器M₈₆、忆阻器M₈₇和运算放大器OP₅₀，运算放大器OP₄₈和运算放大器OP₄₉的输出端分别与忆阻器M₈₆、忆阻器M₈₇的负极相连接，忆阻器M₈₆、忆阻器M₈₇的正极均与运算放大器OP₅₀的同相输入端相连接，运算放大器OP₅₀的反相输入端连接参考电压V_ref2.14，运算放大器OP₅₀的输出端为输出端口O₁。

所述逻辑非门电路为以忆阻器为基础的第九非门电路，第九非门电路包括忆阻器M₈₈和运算放大器OP₅₁，输入端口I₀与忆阻器M₈₈的负极相连接，忆阻器M₈₈的正极均与运算放大器OP₅₁的反相输入端相连接，运算放大器OP₅₁的同相输入端连接参考电压V_ref3.14，运算放大器OP₅₁的输出端为输出端口O₀。

所述运算放大器OP_24-51的最高限制电压均为5V、最低限制电压均为0V；所述参考电压V_ref1.07、V_ref1.08、V_ref1.09、V_ref1.10、V_ref1.11、V_ref1.12、V_ref1.13、V_ref1.14、V_ref1.15、V_ref1.16、V_ref1.17、V_ref1.18、V_ref1.19、V_ref1.20均为4V，参考电压V_ref2.10、V_ref2.11、V_ref2.12、V_ref2.13、V_ref2.14、V_ref3.06、V_ref3.07、V_ref3.08、V_ref3.09、V_ref3.10、V_ref3.11、V_ref3.12、V_ref2.14、V_ref3.13、V_ref3.14均为2V。

本发明的有益效果：具有两种基于忆阻器的编码器功能，利用忆阻器、运算放大器、参考电压等元件，实现了与、或、非、异或等逻辑运算，通过四条通道电路得到四路信号，电路对输入信号进行编码，经过处理输出一个编码结果，所输出的编码结果表示对输入信号所作出的编码操作；所输出的结果是基于忆阻器的编码器组合逻辑电路对输入信号进行编码，能够实现特定编码功能的基于忆阻器的编码器电路具有十分重要的现实意义；拥有4个输入端口I₃、I₂、I₁、I₀，4个输出端口O₃、O₂、O₁、O₀，包含以忆阻器为基础的14个与门逻辑功能电路、5个或门逻辑功能电路以及9个非门逻辑功能电路，共使用47个忆阻器、28个运放以及28个参考电压，构建四条电路通道；第一通道对应输出端口O₃，第二条通道对应输出端口O₂，第三条通道对应输出端口O₁，第四条通道对应输出端口O₀。相对于传统编码器，本发明的电路集成度更高、运算速度更高、功耗更低，极大的提升了编码器的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的第一通道电路的电路结构图。

图2为本发明的第二通道电路的第一模块的电路结构图。

图3为本发明的第二通道电路的第二模块的电路结构图。

图4为本发明的第二通道电路的第三模块的电路结构图。

图5为本发明的第二通道电路的第四模块的电路结构图。

图6为本发明的第三通道电路的电路结构图。

图7为本发明的第四通道电路的电路结构图。

图8为本发明的仿真示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

一种基于忆阻器的四输入-四输出多功能编码器电路，包括四个输入端口I₃、I₂、I₁、I₀和四个输出端口O₃、O₂、O₁、O₀，输入端口I₃、I₂、I₁和I₀通过基于忆阻器的第一通道电路与输出端口O₃相连接，输入端口I₃、I₂、I₁和I₀通过基于忆阻器的第二通道电路与输出端口O₂相连接，第二通道电路通过基于忆阻器的第三通道电路与输出端口O₁相连接，输入端口I₀通过基于忆阻器的第四通道电路与输出端口O₀相连接。本发明的设计思路是确定忆阻器模型及参数；搭建基于忆阻器的逻辑与门电路、逻辑或门电路、逻辑非门电路；混合实现基于忆阻器的异或逻辑功能电路；组合实现更加复杂的基于忆阻器的编码器逻辑功能电路。

所述输出端口O₃、O₂和O₁以二进制形式输出输入端口I₃、I₂、I₁和I₀组成的输入信号中逻辑“1”的个数，输入端口I₃、I₂、I₁和I₀组成的输入信号得奇偶数通过输出端口O₀输出，且输入信号为偶数时，输出端口O₀输出逻辑“1”，反之当输入信号为奇数时，输出端口O₀输出逻辑“0”。

四个逻辑表达式分别对应着编码器电路的四个输出端口。所述四个输出端口O₃、O₂、O₁、O₀的逻辑表达式分别为：

O₃＝I₃·I₂·I₁·I₀，

所述第一通道电路为基于忆阻器的四输入逻辑与门电路，输入端口I₃、I₂、I₁和I₀均与四输入逻辑与门电路相连接，四输入逻辑与门电路与输出端口O₃相连接；第二通道电路包括基于忆阻器的第一逻辑与门电路、第二逻辑与门电路、第三逻辑与门电路、第一逻辑异或电路、第二逻辑异或电路、第三逻辑异或电路和逻辑或门电路，输入端口I₃、I₂均与第一逻辑与门电路相连接，输入端口I₁和I₀均与第二逻辑与门电路相连接，第一逻辑与门电路和第二逻辑与门电路均与第一逻辑异或电路相连接，输入端口I₃、I₂均与第二逻辑异或电路相连接，输入端口I₁和I₀均与第三逻辑异或电路相连接，第二逻辑异或电路相连接和第三逻辑异或电路均与第三逻辑与门电路相连接，第三逻辑与门电路的输出端和第一逻辑异或电路的输出端均与逻辑或门电路相连接，逻辑或门电路的输出端为输出端口O₂；所述第三通道电路包括基于忆阻器的第四逻辑异或电路，第二逻辑异或电路相连接和第三逻辑异或电路均与第四逻辑与门电路相连接，第四逻辑与门电路相连接的输出端为输出端口O₁；所述第四通道电路包括基于忆阻器的逻辑非门电路，输入端口I₀与逻辑非门电路相连接，逻辑非门电路的输出端为输出端口O₄。本发明包括基于忆阻器的逻辑与门电路、逻辑或门电路、逻辑非门电路以及逻辑异或电路，拥有两个功能，功能一为逻辑“1”个数统计，能够统计某一时刻输入端口I₃、I₂、I₁和I₀的4个输入信号中逻辑“1”信号的个数，并以二进制形式输出统计结果，输出结果分别为“000”、“001”、“010”、“011”、“100”，对应输出端口为O₃、O₂、O₁；功能二为四位二进制数的奇偶判断，当输入端口I₃、I₂、I₁和I₀组成的输入信号为偶数时，输出信号为逻辑“1”，反之当输入信号为奇数时，输出信号为逻辑“0”，对应输出端口为O₀。

如图1所示，四输入逻辑与门电路包括3个以忆阻器为基础的第一与门电路、第二与门电路和第三与门电路，第一与门电路、第二与门电路和第三与门电路均实现逻辑与的功能，输入端口I₃和输入端口I₂分别与第一与门电路的两个输入端相连接，输入端口I₁和第一与门电路的输出端分别与第二与门电路的输入端相连接，输入端口I₀和第二与门电路的输出端分别与第三与门电路的两个输入端相连接，第三与门电路的输出端为输出端口O₃；第一与门电路包括忆阻器M₄₃、忆阻器M₄₂和运算放大器OP₂₄，输入端口I₃和输入端口I₂分别与忆阻器M₄₃、忆阻器M₄₂的负极即M端口相连接，忆阻器M₄₃、忆阻器M₄₂的正极即P端口均与运算放大器OP₂₄的同相输入端相连接，运算放大器OP₂₄的反相输入端连接参考电压V_ref1.07，实现了“I₃·I₂”所示的逻辑“与”运算，运算放大器OP₂₄的输出端与第二与门电路相连接。所述第二与门电路包括忆阻器M₄₄、忆阻器M₄₅和运算放大器OP₂₅，输入端口I₁和运算放大器OP₂₄的输出端分别与忆阻器M₄₅、忆阻器M₄₄的负极相连接，忆阻器M₄₅、忆阻器M₄₄的正极均与运算放大器OP₂₅的同相输入端相连接，运算放大器OP₂₅的反相输入端连接参考电压V_ref1.08，运算放大器OP₂₅的输出端与第二与门电路相连接；实现了“I₃·I₂·I₁”所示的逻辑“与”运算。所述第三与门电路包括忆阻器M₄₇、忆阻器M₄₆和运算放大器OP₂₆，输入端口I₀和运算放大器OP₂₅的输出端分别与忆阻器M₄₇、忆阻器M₄₆的负极相连接，忆阻器M₄₆、忆阻器M₄₇的正极均与运算放大器OP₂₆的同相输入端相连接，运算放大器OP₂₆的反相输入端连接参考电压V_ref1.09，运算放大器OP₂₆的输出端为输出端口O₃，实现了“I₃·I₂·I₁·I₀”所示的逻辑“与”运算。第一通道电路实现了逻辑表达式“O₃＝I₃·I₂·I₁·I₀”所示的逻辑运算，含有6个忆阻器M₄₂、M₄₃、M₄₄、M₄₅、M₄₆、M₄₇，3个运算放大器OP₂₄、OP₂₅、OP₂₆以及3个参考电压V_{ref 1.07}、V_{ref 1.08}、V_{ref 1.09}。

第二通道电路由以忆阻器为基础的9个与门逻辑功能电路、4个或门逻辑功能电路以及6个非门逻辑功能电路构成，实现了逻辑表达式

所示的逻辑运算。第二通道电路包含32个忆阻器、19个运算放大器以及19个参考电压，分别是忆阻器M₄₈、M₄₉、M₅₀、......、M₇₈、M₇₉，运算放大器OP₂₇、OP₂₈、OP₂₉、......、OP₄₄、OP₄₅，参考电压V_{ref 1.10}、V_{ref 1.11}、V_{ref 3.06}、V_{ref 3.07}、V_{ref 1.12}、V_{ref 1.13}、V_{ref 2.10}、V_{ref 3.08}、V_{ref 3.09}、V_{ref 1.14}、V_{ref 1.15}、V_{ref 2.11}、V_{ref 3.10}、V_{ref 3.11}、V_{ref 1.16}、V_{ref 1.17}、V_{ref 2.12}、V_{ref 1.18}、V_{ref 2.13}，第二通道电路可被分为四个模块。

第一通道电路的第一模块包括第一逻辑与门电路、第二逻辑与门电路和第一逻辑异或电路，如图2所示，所述第一逻辑与门电路为以忆阻器为基础的第四与门电路，第四与门电路包括忆阻器M₄₉、忆阻器M₄₈和运算放大器OP₂₇，输入端口I₃和输入端口I₂分别与忆阻器M₄₉、忆阻器M₄₈的负极相连接，忆阻器M₄₉、忆阻器M₄₈的正极均与运算放大器OP₂₇的同相输入端相连接，运算放大器OP₂₇的反相输入端连接参考电压V_ref1.10，实现了“I₃·I₂”所示的逻辑“与”运算；运算放大器OP₂₇的输出端与第一逻辑异或电路相连接。所述第二逻辑与门电路为以忆阻器为基础的第五与门电路，第五与门电路包括忆阻器M₅₁、忆阻器M₅₀和运算放大器OP₂₈，输入端口I₁和输入端口I₀分别与忆阻器M₅₁、忆阻器M₅₀的负极相连接，忆阻器M₅₁、忆阻器M₅₀的正极均与运算放大器OP₂₈的同相输入端相连接，运算放大器OP₂₈的反相输入端连接参考电压V_ref1.11，实现了“I₁·I₀”所示的逻辑“与”运算；运算放大器OP₂₇的输出端与第一逻辑异或电路相连接。

所述第一逻辑异或电路包括以忆阻器为基础的第一非门电路、第二非门电路、第六与门电路、第七与门电路和第一或门电路，第四与门电路和第五与门电路的输出端分别与第一非门电路、第二非门电路相连接，第一非门电路和第五与门电路的输出端分别与第六与门电路的输入端相连接，第二非门电路和第四与门电路的输出端分别与第七与门电路的输入端相连接，第六与门电路的输出端和第七与门电路的输出端分别与第一或门电路的两个输入端相连接，第一或门电路的输出端与逻辑或门电路相连接。所述第一非门电路包括忆阻器M₅₂和运算放大器OP₂₉，忆阻器M₅₂的负极与运算放大器OP₂₇的输出端相连接，忆阻器M₅₂的正极与运算放大器OP₂₉的反相输入端相连接，运算放大器OP₂₉的同相输入端连接参考电压V_ref3.06，实现了所示的逻辑“非”运算；运算放大器OP₂₉的输出端连接第六与门电路的输入端。所述第二非门电路包括忆阻器M₅₃和运算放大器OP₃₀，忆阻器M₅₃的负极与运算放大器OP₂₈的输出端相连接，忆阻器M₅₃的正极与运算放大器OP₃₀的反相输入端相连接，运算放大器OP₃₀的同相输入端连接参考电压V_ref3.07，实现了

所示的逻辑“非”运算；运算放大器OP₃₀的输出端连接第七与门电路的输入端；第六与门电路包括忆阻器M₅₄、忆阻器M₅₅和运算放大器OP₃₁，运算放大器OP₂₉的输出端和运算放大器OP₂₈的输出端分别与忆阻器M₅₄、忆阻器M₅₅的负极相连接，忆阻器M₅₄、忆阻器M₅₅的正极均与运算放大器OP₃₁的同相输入端相连接，运算放大器OP₃₁的反相输入端连接参考电压V_ref1.12，实现所示的逻辑“与”运算；运算放大器OP₃₁的输出端与第一或门电路相连接；所述第七与门电路包括忆阻器M₅₆、忆阻器M₅₇和运算放大器OP₃₂，运算放大器OP₂₇的输出端和运算放大器OP₃₀的输出端分别与忆阻器M₅₆、忆阻器M₅₇的负极相连接，忆阻器M₅₆、忆阻器M₅₇的正极均与运算放大器OP₃₂的同相输入端相连接，运算放大器OP₃₂的反相输入端连接参考电压V_ref1.13，实现

所示的逻辑“与”运算；运算放大器OP₃₂的输出端与第一或门电路相连接；所述第一或门电路包括忆阻器M₅₈、忆阻器M₅₉和运算放大器OP₃₃，运算放大器OP₃₁的输出端和运算放大器OP₃₂的输出端分别与忆阻器M₅₈、忆阻器M₅₉的负极相连接，忆阻器M₅₈、忆阻器M₅₉的正极均与运算放大器OP₃₃的同相输入端相连接，运算放大器OP₃₃的反相输入端连接参考电压V_ref2.10，实现了

所示的逻辑“或”运算，即

所示的逻辑“异或”运算；运算放大器OP₃₃的输出端与第三逻辑与门电路相连接。

第二通道电路的第二模块包括第二逻辑异或电路，如图3所示，所述第二逻辑异或电路包括以忆阻器为基础的第三非门电路、第四非门电路、第八与门电路、第九与门电路和第二或门电路，输入端口I₃和输入端口I₂分别与第三非门电路、第四非门电路相连接，第三非门电路的输出端和输入端口I₂分别与第八与门电路的两个输入端相连接，第四非门电路的输出端和输入端口I₃分别与第九与门电路的两个输入端相连接，第八与门电路和第九与门电路的输出端分别与第二或门电路的两个输入端相连接，第二或门的输出端连接第三逻辑与门电路；所述第三非门电路包括忆阻器M₆₀和运算放大器OP₃₄，忆阻器M₆₀的负极与输入端口I₃相连接，忆阻器M₆₀的正极与运算放大器OP₃₄的反相输入端相连接，运算放大器OP₃₄的同相输入端连接参考电压V_ref3.08，实现了

所示的逻辑“非”运算，运算放大器OP₃₄的输出端连接第八与门电路的输入端；所述第四非门电路包括忆阻器M₆₁和运算放大器OP₃₅，忆阻器M₆₁的负极与输入端口I₂相连接，忆阻器M₆₁的正极与运算放大器OP₃₅的反相输入端相连接，运算放大器OP₃₅的同相输入端连接参考电压V_ref3.09，实现了

所示的逻辑“非”运算；运算放大器OP₃₅的输出端连接第九与门电路的输入端；所述第八与门电路包括忆阻器M₆₂、忆阻器M₆₃和运算放大器OP₃₆，运算放大器OP₃₄的输出端和输入端口I₂分别与忆阻器M₆₂、忆阻器M₆₃的负极相连接，忆阻器M₆₂、忆阻器M₆₃的正极均与运算放大器OP₃₆的同相输入端相连接，运算放大器OP₃₆的反相输入端连接参考电压V_ref1.14，实现

所示的逻辑“与”运算；运算放大器OP₃₆的输出端与第二或门电路相连接；所述第九与门电路包括忆阻器M₆₄、忆阻器M₆₅和运算放大器OP₃₇，运算放大器OP₃₅的输出端和输入端口I₃分别与忆阻器M₆₅、忆阻器M₆₄的负极相连接，忆阻器M₆₅、忆阻器M₆₄的正极均与运算放大器OP₃₇的同相输入端相连接，运算放大器OP₃₇的反相输入端连接参考电压V_ref1.15，实现

所示的逻辑“与”运算；运算放大器OP₃₇的输出端与第二或门电路相连接；所述第二或门电路包括忆阻器M₆₆、忆阻器M₆₇和运算放大器OP₃₈，运算放大器OP₃₆的输出端和运算放大器OP₃₇的输出端分别与忆阻器M₆₆、忆阻器M₆₇的负极相连接，忆阻器M₆₆、忆阻器M₆₇的正极均与运算放大器OP₃₈的同相输入端相连接，运算放大器OP₃₈的反相输入端连接参考电压V_ref2.11，运算放大器OP₃₈的输出端与第三逻辑与门电路相连接；最终实现了

所示的逻辑“或”运算，即

所示的逻辑“异或”运算。

第二通道电路的第三模块包括第三逻辑异或电路，如图4所示，所述第三逻辑异或电路包括第五非门电路、第六非门电路、第十与门电路、第十一与门电路和第三或门电路，输入端口I₀和输入端口I₁分别与第五非门电路、第六非门电路相连接，第五非门电路的输出端和输入端口I₁分别与第十与门电路的两个输入端相连接，第六非门电路的输出端和输入端口I₃分别与第十一与门电路的两个输入端相连接，第十与门电路和第十一与门电路的输出端分别与第三或门电路的两个输入端相连接，第三或门的输出端与第三逻辑与门电路相连接。所述第五非门电路包括忆阻器M₆₈和运算放大器OP₃₉，忆阻器M₆₈的负极与输入端口I₀相连接，忆阻器M₆₈的正极与运算放大器OP₃₉的反相输入端相连接，运算放大器OP₃₉的同相输入端连接参考电压V_ref3.10，实现了

所示的逻辑“非”运算；运算放大器OP₃₉的输出端连接第十与门电路的输入端；所述第六非门电路包括忆阻器M₆₉和运算放大器OP₄₀，忆阻器M₆₉的负极与输入端口I₁相连接，忆阻器M₆₉的正极与运算放大器OP₄₀的反相输入端相连接，运算放大器OP₄₀的同相输入端连接参考电压V_ref3.11，实现了

所示的逻辑“非”运算；运算放大器OP₄₀的输出端连接第十一与门电路的输入端。所述第十与门电路包括忆阻器M₇₀、忆阻器M₇₁和运算放大器OP₄₁，运算放大器OP₃₉的输出端和输入端口I₁分别与忆阻器M₇₀、忆阻器M₇₁的负极相连接，忆阻器M₇₀、忆阻器M₇₁的正极均与运算放大器OP₄₁的同相输入端相连接，运算放大器OP₄₁的反相输入端连接参考电压V_ref1.16，实现所示的逻辑“与”运算；运算放大器OP₄₁的输出端与第三或门电路相连接；所述第十一与门电路包括忆阻器M₇₂、忆阻器M₇₃和运算放大器OP₄₂，运算放大器OP₄₀的输出端和输入端口I₀分别与忆阻器M₇₃、忆阻器M₇₂的负极相连接，忆阻器M₇₃、忆阻器M₇₂的正极均与运算放大器OP₄₂的同相输入端相连接，运算放大器OP₄₂的反相输入端连接参考电压V_ref1.17，运算放大器OP₄₂的输出端与第三或门电路相连接；实现

所示的逻辑“与”运算。所述第三或门电路包括忆阻器M₇₄、忆阻器M₇₅和运算放大器OP₄₃，运算放大器OP₄₁的输出端和运算放大器OP₄₂的输出端分别与忆阻器M₇₄、忆阻器M₇₅的负极相连接，忆阻器M₇₄、忆阻器M₇₅的正极均与运算放大器OP₄₃的同相输入端相连接，运算放大器OP₄₃的反相输入端连接参考电压V_ref2.12，运算放大器OP₄₃的输出端与第三逻辑与门电路相连接。最终实现了

所示的逻辑“或”运算，即

所示的逻辑“异或”运算。

第二通道电路的第四模块包括第三逻辑与门电路和逻辑或门电路，如图5所示，所述第三逻辑与门电路为以忆阻器为基础的第十二与门电路，第十二与门电路包括忆阻器M₇₆、忆阻器M₇₇和运算放大器OP₄₄，运算放大器OP₃₈的输出端和运算放大器OP₄₃的输出端分别与忆阻器M₇₆、忆阻器M₇₇的负极相连接，忆阻器M₇₆、忆阻器M₇₇的正极均与运算放大器OP₄₄的同相输入端相连接，运算放大器OP₄₄的反相输入端连接参考电压V_ref1.18，运算放大器OP₄₄的输出端与逻辑或门电路相连接；实现了

所示的逻辑“与”运算。所述逻辑或门电路为第四或门电路，第四或门电路包括忆阻器M₇₈、忆阻器M₇₉和运算放大器OP₄₅，运算放大器OP₃₃的输出端和运算放大器OP₄₄的输出端分别与忆阻器M₇₈、忆阻器M₇₉的负极相连接，忆阻器M₇₈、忆阻器M₇₉的正极均与运算放大器OP₄₅的同相输入端相连接，运算放大器OP₄₅的反相输入端连接参考电压V_ref2.13，运算放大器OP₄₅的输出端位输出端口O₂。实现了

所示的逻辑“或”运算。

第三通道电路包括第四逻辑异或电路，由以忆阻器为基础的2个与门逻辑功能电路、1个或门逻辑功能电路以及2个非门逻辑功能电路构成，实现了逻辑表达式

所示的逻辑运算。如图6所示，所述第四逻辑异或电路包括第七非门电路、第八非门电路、第十三与门电路、第十四与门电路和第五或门电路，第二逻辑异或电路的输出端即运算放大器OP₃₈的输出端和第三逻辑异或电路的输出端即运算放大器OP₄₃的输出端分别与第七非门电路、第八非门电路相连接，第七非门电路的输出端和运算放大器OP₄₃的输出端分别与第十三与门电路的两个输入端相连接，第八非门电路的输出端和运算放大器OP₃₈的输出端分别与第十四与门电路的两个输入端相连接，第十三与门电路和第十四与门电路的输出端分别与第五或门电路的两个输入端相连接，第五或门的输出端为输出端口O₁；所述第七非门电路包括忆阻器M₈₀和运算放大器OP₄₆，忆阻器M₈₀的负极与运算放大器OP₃₈的输出端相连接，忆阻器M₈₀的正极与运算放大器OP₄₆的反相输入端相连接，运算放大器OP₃₉的同相输入端连接参考电压V_ref3.12，运算放大器OP₄₆的输出端连接第十三与门电路的输入端；实现了

所示的逻辑“非”运算。所述第八非门电路包括忆阻器M₈₁和运算放大器OP₄₇，忆阻器M₈₁的负极与运算放大器OP₄₃的输出端相连接，忆阻器M₈₁的正极与运算放大器OP₄₇的反相输入端相连接，运算放大器OP₄₇的同相输入端连接参考电压V_ref3.13，运算放大器OP₄₇的输出端连接第十四与门电路的输入端；实现了

所示的逻辑“非”运算。所述第十三与门电路包括忆阻器M₈₂、忆阻器M₈₃和运算放大器OP₄₈，运算放大器OP₄₆和运算放大器OP₄₃的输出端分别与忆阻器M₈₂、忆阻器M₈₃的负极相连接，忆阻器M₈₂、忆阻器M₈₃的正极均与运算放大器OP₄₈的同相输入端相连接，运算放大器OP₄₈的反相输入端连接参考电压V_ref1.19，运算放大器OP₄₈的输出端与第五或门电路相连接；实现

所示的逻辑“与”运算。所述第十四与门电路包括忆阻器M₈₄、忆阻器M₈₅和运算放大器OP₄₉，运算放大器OP₄₇和运算放大器OP₃₈的输出端分别与忆阻器M₈₅、忆阻器M₈₄的负极相连接，忆阻器M₈₄、忆阻器M₈₅的正极均与运算放大器OP₄₉的同相输入端相连接，运算放大器OP₄₉的反相输入端连接参考电压V_ref1.20，运算放大器OP₄₉的输出端与第五或门电路相连接；实现

所示的逻辑“与”运算。所述第五或门电路包括忆阻器M₈₆、忆阻器M₈₇和运算放大器OP₅₀，运算放大器OP₄₈和运算放大器OP₄₉的输出端分别与忆阻器M₈₆、忆阻器M₈₇的负极相连接，忆阻器M₈₆、忆阻器M₈₇的正极均与运算放大器OP₅₀的同相输入端相连接，运算放大器OP₅₀的反相输入端连接参考电压V_ref2.14，运算放大器OP₅₀的输出端为输出端口O₁。最终实现了所示的逻辑“或”运算，即

所示的逻辑“异或”运算。第三通道电路包含8个忆阻器、5个运算放大器以及5个参考电压，分别是忆阻器M₈₀、M₈₁、M₈₂、......、M₈₆、M₈₇，运算放大器OP₄₆、OP₄₇、OP₄₈、OP₄₉、OP₅₀，参考电压V_{ref 3.12}、V_{ref 3.13}、V_{ref 1.19}、V_{ref 1.20}、V_{ref 2.14}。

第四通道电路由1个以忆阻器为基础的非门逻辑功能电路构成，实现了

所示的逻辑运算。第四通道电路为逻辑非门电路，包含1个忆阻器、1个运放以及1个参考电压，分别是忆阻器M₈₈，运放OP₅₁以及参考电压V_{ref 3.14}。如图7所示，所述逻辑非门电路为以忆阻器为基础的第九非门电路，第九非门电路包括忆阻器M₈₈和运算放大器OP₅₁，输入端口I₀与忆阻器M₈₈的负极相连接，忆阻器M₈₈的正极均与运算放大器OP₅₁的反相输入端相连接，运算放大器OP₅₁的同相输入端连接参考电压V_ref3.14，运算放大器OP₅₁的输出端为输出端口O₀。实现了

所示的逻辑“非”运算。

实例说明：

1)本发明包含的所有运算放大器的最高限制电压为5V、最低限制电压为0V。第一通道参考电压V_{ref 1.07}、V_{ref 1.08}、V_{ref 1.09}均为4V；第二通道的参考电压V_{ref 1.10}、V_{ref 1.11}、V_{ref 1.12}、V_{ref 1.13}、V_{ref 1.14}、V_{ref 1.15}、V_{ref 1.16}、V_{ref 1.17}、V_{ref 1.18}均为4V，参考电压V_{ref 2.10}、V_{ref 2.11}、V_{ref 2.12}、V_{ref 2.13}、V_{ref 3.06}、V_{ref 3.07}、V_{ref 3.08}、V_{ref 3.09}、V_{ref 3.10}、V_{ref 3.11}均为2V；第三通道参考电压V_{ref 1.19}、V_{ref 1.20}均为4V，V_{ref 2.14}、V_{ref 3.12}、V_{ref 3.13}均为2V；第四通道参考电压V_{ref 3.14}为2V。

2)第一通道电路的忆阻器M₄₂、M₄₃、M₄₄、M₄₅、M₄₆、M₄₇，运算放大器OP₂₄、OP₂₅、OP₂₆以及参考电压V_{ref 1.07}、V_{ref 1.08}、V_{ref 1.09}实现四输入逻辑与运算。第二通道电路的忆阻器M₄₈、M₄₉，运算放大器OP₂₇以及参考电压V_{ref 1.10}实现逻辑与运算；忆阻器M₅₀、M₅₁，运算放大器OP₂₈以及参考电压V_{ref 1.11}实现逻辑与运算；忆阻器M₅₂、M₅₃、M₅₄、......、M₅₈、M₅₉，运算放大器OP₂₉、OP₃₀、OP₃₁、OP₃₂、OP₃₃以及参考电压V_{ref 3.06}、V_{ref 3.07}、V_{ref 1.12}、V_{ref 1.13}、V_{ref 2.10}实现逻辑异或运算；忆阻器M₆₀、M₆₁、M₆₂、......、M₆₆、M₆₇，运算放大器OP₃₄、OP₃₅、OP₃₆、OP₃₇、OP₃₈以及参考电压V_{ref 3.08}、V_{ref 3.09}、V_{ref 1.14}、V_{ref 1.15}、V_{ref 2.11}实现逻辑异或运算；忆阻器M₆₈、M₆₉、M₇₀、......、M₇₄、M₇₅，运算放大器OP₃₉、OP₄₀、OP₄₁、OP₄₂、OP₄₃以及参考电压V_{ref 3.10}、V_{ref 3.11}、V_{ref 1.16}、V_{ref 1.17}、V_{ref 2.12}实现逻辑异或运算；忆阻器M₇₆、M₇₇，运算放大器OP₄₄以及参考电压V_{ref 1.18}实现逻辑与运算；忆阻器M₇₈、M₇₉，运算放大器OP₄₅以及参考电压V_{ref 2.13}实现逻辑或运算。第三通道电路的忆阻器M₈₀、M₈₁、M₈₂、......、M₈₆、M₈₇，运算放大器OP₄₆、OP₄₇、OP₄₈、OP₄₉、OP₅₀，参考电压V_{ref 3.12}、V_{ref 3.13}、V_{ref 1.19}、V_{ref 1.20}、V_{ref 2.14}实现逻辑异或运算。第四通道电路的忆阻器M₈₈、运算放大器OP₅₁以及参考电压V_{ref 3.14}实现逻辑非运算。

四条通道电路连接起来，初值设计为(0，0，0，0)。本发明利用忆阻器、运放、参考电压等元件，实现了与、或、非、异或等逻辑运算，通过四条通道电路得到四路信号，电路对输入信号进行编码，经过处理输出一个编码结果，所输出的编码结果表示对输入信号所作出的编码操作，并运用SPICE仿真软件进行验证，如图8所示。I₃、I₂、I₁、I₀为信号的输入端，O₃、O₂、O₁、O₀为信号的输出端。

(1)在0us到0.1us的时间段内，经过I₃、I₂、I₁、I₀端口的输入信号均为0V，此时经过O₃、O₂、O₁端口的输出信号均为0V，经过O₀端口的输出信号为5V；

(2)在0.1us到0.2us的时间段内，经过I₃、I₂、I₁端口的输入信号为0V，经过I₀端口的输入信号为5V，此时经过O₃、O₂、O₀端口的输出信号为0V，经过O₁端口的输出信号为5V；

(3)在0.2us到0.3us的时间段内，经过I₃、I₂、I₀端口的输入信号为0V，经过I₁端口的输入信号为5V，此时经过O₃、O₂端口的输出信号为0V，经过O₁、O₀端口的输出信号为5V；

(4)在0.3us到0.4us的时间段内，经过I₃、I₂端口的输入信号为0V，经过I₁、I₀端口的输入信号为5V，此时经过O₃、O₁、O₀端口的输出信号为0V，经过O₂端口的输出信号为5V；

(5)在0.4us到0.5us的时间段内，经过I₃、I₁、I₀端口的输入信号为0V，经过I₂端口的输入信号为5V，此时经过O₃、O₂端口的输出信号为0V，经过O₁、O₀端口的输出信号为5V；

(6)在0.5us到0.6us的时间段内，经过I₃、I₁端口的输入信号为0V，经过I₂、I₀端口的输入信号为5V，此时经过O₃、O₁、O₀端口的输出信号为0V，经过O₂端口的输出信号为5V；

(7)在0.6us到0.7us的时间段内，经过I₃、I₀端口的输入信号为0V，经过I₂、I₁端口的输入信号为5V，此时经过O₃、O₁端口的输出信号为0V，经过O₂、O₀端口的输出信号为5V；

(8)在0.7us到0.8us的时间段内，经过端口I₃的输入信号为0V，经过I₂、I₁、I₀端口的输入信号为5V，此时经过O₃、O₀端口的输出信号为0V，经过O₂、O₁端口的输出信号为5V；

(9)在0.8us到0.9us的时间段内，经过I₂、I₁、I₀端口的输入信号为0V，经过I₃端口的输入信号为5V，此时经过O₃、O₂端口的输出信号为0V，经过端口O₁、O₀的输出信号为5V；

(10)在0.9us到1.0us的时间段内，经过I₂、I₁端口的输入信号为0V，经过I₃、I₀端口的输入信号为5V，此时经过O₃、O₁、O₀端口的输出信号为0V，经过O₂端口的输出信号为5V；

(11)在1.0us到1.1us的时间段内，经过I₂、I₀端口的输入信号为0V，经过I₃、I₁端口的输入信号为5V，此时经过O₃、O₁端口的输出信号为0V，经过O₂、O₀端口的输出信号为5V；

(12)在1.1us到1.2us的时间段内，经过I₂端口的输入信号为0V，经过I₃、I₁、I₀端口的输入信号为5V，此时经过O₃、O₀端口的输出信号为0V，经过O₂、O₁端口的输出信号为5V；

(13)在1.2us到1.3us的时间段内，经过I₁、I₀端口的输入信号为0V，经过I₃、I₂端口的输入信号为5V，此时经过O₃、O₁端口的输出信号为0V，经过O₂、O₀端口的输出信号为5V；

(14)在1.3us到1.4us的时间段内，经过I₁端口的输入信号为0V，经过I₃、I₂、I₀端口的输入信号为5V，此时经过O₃、O₀端口的输出信号为0V，经过O₂、O₁端口的输出信号为5V；

(15)在1.4us到1.5us的时间段内，经过端口I₀的输入信号为0V，经过I₃、I₂、I₁端口的输入信号为5V，此时经过O₃端口的输出信号为0V，经过O₂、O₁、O₀端口的输出信号为5V；

(16)在1.5us到1.6us的时间段内，经过I₃、I₂、I₁、I₀端口的输入信号均为5V，此时经过O₂、O₁、O₀端口的输出信号为5V，经过O₃端口的输出信号为5V。

本发明由以忆阻器为基础的与门逻辑功能电路、或门逻辑功能电路、非门逻辑功能电路以及异或逻辑功能电路组合而成，共使用了47个忆阻器、28个运放以及28个参考电压，包含以忆阻器为基础的14个与门逻辑功能电路、5个或门逻辑功能电路以及9个非门逻辑功能电路，其中存在4个异或逻辑功能电路。本发明的编码器电路拥有高集成度、低功耗、高速的特点，极大的提升了编码器的性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。