阅读说明：本技术 三维垂直阻变存储器阵列及其操作方法、装置、设备及介质 (Three-dimensional vertical resistive random access memory array and operation method, device, equipment and medium thereof ) 是由 黄鹏 冯玉林 刘力锋 刘晓彦 康晋锋 于 2020-04-30 设计创作，主要内容包括：一种三维垂直阻变存储器阵列及其操作方法、装置、设备及介质。该操作方法包括：选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作。上述编程操作包括：在选中单元所在的字线、位线和选择线分别对应施加电压V<Sub>dd</Sub>、0和V<Sub>on1</Sub>；在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中,除去选中单元所在字线和位线之外,其余字线施加电压V<Sub>1</Sub>,其余位线施加电压V<Sub>2</Sub>；其中,电压V<Sub>1</Sub>、V<Sub>2</Sub>满足：使得所有第二非选中单元的电压降均小于V<Sub>dd</Sub>/2。在编程操作时克服了由于阻变存储器自身压降及对应的编程电压的涨落而导致的误编程操作。(A three-dimensional vertical resistive random access memory array, an operation method, a device, equipment and a medium thereof are provided. The operation method comprises the following steps: and selecting a specific resistive random access memory in the three-dimensional vertical resistive random access memory array as a selected unit to perform programming operation. The above programming operation includes: the word line, bit line and selection line of the selected cell are applied with voltage V dd 0 and V on1 (ii) a Applying zero voltage to a selection line where a first unselected cell corresponding to a different selection line from the selected cell is located; and applying a voltage V to the word lines and bit lines corresponding to the second unselected cells corresponding to the same selected line as the selected cell, except for the word line and bit line where the selected cell is located 1 The other bit lines are applied with voltage V 2 (ii) a Wherein, the voltage V 1 、V 2 Satisfies the following conditions: so that the voltage drop of all the second unselected cells is less than V dd /2. And during the programming operation, the error programming operation caused by the voltage drop of the resistive random access memory and the fluctuation of the corresponding programming voltage is overcome.)

三维垂直阻变存储器阵列及其操作方法、装置、设备及介质

技术领域

本公开属于半导体器件及集成电路领域，涉及一种三维垂直阻变存储器阵列及其操作方法、装置、设备及介质，具体是一种降低三维垂直阻变存储器阵列的误编程和能耗的编程操作方法以及可单独读取同字线/位线的任意单元(单一或多个)的读取操作方法，执行上述操作方法的三维垂直阻变存储器阵列，施加上述操作方法的操作装置，另外还涉及电子设备及计算机可读存储介质。

背景技术

随着移动智能终端、物联网的快速发展与普及，电子设备的数量急剧增长，伴随而来的是庞大数据量的产生，这就对存储和计算提出了更高的要求。传统基于电荷存储的闪存(Flash)存储器的可靠性随着技术节点的缩小而不断恶化，因此，多种新型存储器被提出并被广泛研究。其中，阻变存储器由于其具有编程能耗低、读写速度快、可高度集成、与互补金属氧化物半导体(CMOS)工艺兼容等优点，被认为是用于片内嵌入式存储最有潜力的竞争者之一。

在平面结构中，采用十字交叉阵列结构可使阻变存储器达到最高集成度(4F²/bit，F为特征尺寸，bit表示位或者称为比特)，而想进一步提高集成度，三维垂直集成是一种有效而节省成本的方法。

但已有的操作方案编程电压的选择对于未选中单元仍存在较高的误编程操作，这对于高性能存储和存算一体化的发展都是非常不利的。另外，已有的读取操作方案都为行/列并行读取，而不能针对单一或特定多个器件进行读操作。

因此，有必要提供一种三维垂直阻变存储器阵列的编程操作方法，能够避免误编程操作，或者说降低误编程的概率。有必要提供一种三维垂直阻变存储器阵列的读取操作方法，能够针对单一或特定多个器件进行读操作。

发明内容

本公开提供了一种三维垂直阻变存储器阵列的三维垂直阻变存储器阵列及其操作方法、装置、设备及介质，以至少部分解决以下技术问题：提供一种三维垂直阻变存储器阵列的编程操作方法，能够降低误编程的概率，以避免误编程操作；还提供一种三维垂直阻变存储器阵列的读取操作方法，能够针对同字线/位线的单一或特定多个器件进行读操作。

为了解决上述技术问题，本公开的第一个方面提供了一种三维垂直阻变存储器阵列的操作方法。该操作方法包括：选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作。上述编程操作包括：在选中单元所在的字线、位线和选择线分别对应施加电压V_dd、0和V_on1；在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压V₁，其余位线施加电压V₂；其中，电压V₁、V₂满足：使得所有第二非选中单元的电压降均小于V_dd/2。

在本公开的一实施例中，该操作方法中，电压V₁的取值满足：V_dd/2＜V₁＜V_set，电压V₂的取值满足：V_dd/2＜V₂＜V_on1-V_th，其中，V_th表示选通晶体管的开启电压；V_set表示阻变存储器的置位电压。

在本公开的一实施例中，上述操作方法还包括：选中三维垂直结构阻变储存器阵列中的特定一个阻变存储器或处于同一字线/位线的特定多个阻变存储器作为选中单元进行读取操作。该读取操作包括：在选中单元所在的字线、位线和选择线分别对应施加电压：读取电压V_r、0、V_on2；在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压0，其余位线施加电压V₃；其中，电压V_on2、V₃的取值满足：V_on2-V₃＜V_th≤V_on2。

在本公开的一实施例中，上述三维垂直阻变存储器阵列包括：平面导体层和绝缘层依次堆叠的叠层结构；垂直贯穿该叠层结构的柱状电极；环绕于该柱状电极外围的阻变介质层；在叠层结构与柱状电极的相交处形成的包含平面导体层、阻变介质层和柱状电极的阻变存储器，其中，所述平面导体层和所述柱状电极分别作为该阻变存储器的两个电极；同时所述平面导体层作为字线，所述柱状电极的底部通过选通晶体管连接至位线，选通晶体管的栅极与选择线连接，基于选择线控制选通晶体管的开启。

本公开的第二个方面还提供了一种三维垂直阻变存储器阵列，用于执行上述提及的任一种操作方法。

本公开的第三个方面还提供了一种三维垂直阻变存储器阵列的操作装置。该操作装置包括：编程操作单元，用于选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作。上述编程操作单元包括：第一编程电压控制子单元，用于在选中单元所在的字线、位线和选择线分别对应施加电压V_dd、0和V_on1；第二编程电压控制子单元，用于在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及第三编程电压控制子单元，用于在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压V₁，其余位线施加电压V₂；其中，电压V₁、V₂满足：使得所有第二非选中单元的电压降均小于V_dd/2。

在本公开的一实施例中，该操作装置中，电压V₁的取值满足：V_dd/2＜V₁＜V_set，电压V₂的取值满足：V_dd/2＜V₂＜V_on1-V_th，其中，V_th表示选通晶体管的开启电压；V_set表示阻变存储器的置位电压。

在本公开的一实施例中，上述操作装置还包括：读取操作单元，用于选中三维垂直结构阻变储存器阵列中的特定一个阻变存储器或处于同一字线/位线的特定多个阻变存储器作为选中单元进行读取操作。上述读取操作单元包括：第一读取电压控制子单元，用于在选中单元所在的字线、位线和选择线分别对应施加电压：读取电压V_r、0、V_on2；第二读取电压控制子单元，用于在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及第三读取电压控制子单元，用于在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压0，其余位线施加电压V₃；其中，电压V_on2、V₃的取值满足：V_on2-V₃＜V_th≤V_on2。

本公开的第四个方面还提供了一种电子设备，该电子设备包括：一个或多个处理器，存储器，用于存储一个或多个计算机程序，其中，当一个或多个计算机程序被一个或多个处理器执行时，使得上述一个或多个处理器实现上述提及的任一种操作方法。

根据本公开的第五个方面还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有可执行指令，该可执行指令被处理器执行时使处理器实现上述提及的任一种操作方法。

从上述技术方案可以看出，本公开提供的三维垂直阻变存储器阵列及其操作方法、装置、设备及介质，至少具有以下有益效果：

(1)进行编程操作时，通过控制选中单元和非选中单元(包括第一非选中单元和第二非选中单元)对应施加的电压取值，使得非选中单元上的电压降尽可能的小，以满足所有非选中单元上的电压降均小于编程操作对应电压的一半，从而在编程操作(或者称为写操作)时克服了由于阻变存储器自身压降及对应的编程电压的涨落而导致的误编程操作，降低了误编程的概率，有效避免了误编程操作；

(2)进行读取操作时，通过控制选中单元和非选中单元(包括第一非选中单元和第二非选中单元)对应施加的电压取值，使得非选中单元对应的位线上的晶体管处于截止状态(V_on2-V₃＜V_th)，选中单元对应的位线上的晶体管处于开启状态且非选中单元对应的字线上的电压为零，从而保证了处于同一位线/字线上的特定一个或者多个阻变存储器可以被读取，而其他未被选中的阻变存储器不会被读取，实现了在同一位线或字线上的任意阻变存储器的读取。

附图说明

图1为根据本公开一实施例所示的三维垂直阻变存储器阵列的结构示意图。

图2为根据本公开一实施例所示的三维垂直阻变存储器阵列的编程操作方法的流程图。

图3为根据本公开一实施例所示的三维垂直阻变存储器阵列的编程操作方法的实施过程示意图。

图4为本公开实施例中不同编程和读取操作连接线参数值及其满足条件示例。

图5为本公开一实例所示的V₁和V₂对应的三维垂直阻变存储器阵列中选中单元和非选中单元的电压降分布示意图。

图6为根据本公开一实施例所示的三维垂直阻变存储器阵列的读取操作方法的流程图。

图7为根据本公开一实施例所示的三维垂直阻变存储器阵列的读取操作方法的实施过程示意图。

图8为根据本公开一实例所示的读取同一字线上的特定多个阻变存储器的示意图。

图9为根据本公开一实例所示的读取同一位线上的特定多个阻变存储器的示意图。

图10为根据本公开一实例所示的三维垂直阻变存储器阵列的操作装置的框图。

【符号说明】

4-操作装置；

41-编程操作单元；

411-第一编程电压控制子单元；

412-第二编程电压控制子单元；

413-第三编程电压控制子单元；

42-读取操作单元；

421-第一读取电压控制子单元；

422-第二读取电压控制子单元；

423-第三读取电压控制子单元。

具体实施方式

针对三维垂直阻变存储器阵列，现有的编程方法存在以下技术问题：在编程选中单元时，未选中单元也由于存在电压降而导致电阻转变，由此会导致误编程的问题，同时对于每个未选中单元也会存在一定的能耗。

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

本公开的实施例提供了一种三维垂直阻变存储器阵列的操作方法。该操作方法可以包括：选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作。还可以进一步包括：选中三维垂直结构阻变储存器阵列中的特定一个阻变存储器或处于同一字线/位线的特定多个阻变存储器作为选中单元进行读取操作。

进行编程操作时，通过控制选中单元和非选中单元(包括与选中单元对应不同选择线的第一非选中单元和与选中单元对应相同选择线的第二非选中单元)对应施加的电压取值，使得非选中单元上的电压降尽可能的小，以满足所有非选中单元上的电压降均小于编程操作对应电压的一半，从而在编程操作(或者称为写操作)时克服了由于阻变存储器自身压降及对应的编程电压的涨落而导致的误编程操作，降低了误编程的概率，有效避免了误编程操作。进行读取操作时，通过控制选中单元和非选中单元(包括第一非选中单元和第二非选中单元)对应施加的电压取值，使得非选中单元对应的位线上的晶体管处于截止状态(V_on2-V₃＜V_th)，选中单元对应的位线上的晶体管处于开启状态且非选中单元对应的字线上的电压为零，从而保证了处于同一字线/位线上的特定一个或者多个阻变存储器可以被读取，而其他未被选中的阻变存储器不会被读取，实现了在同一字线/位线上的任意阻变存储器的读取。

第一实施例

本公开的第一个示例性实施例提供了一种三维垂直阻变存储器阵列的操作方法，选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作。

首先结合图1介绍本实施例的三维垂直阻变存储器阵列的结构。

本公开的操作方法适用于三维垂直阻变存储器阵列。该三维垂直阻变存储器阵列包括：平面导体层和绝缘层依次堆叠的叠层结构；垂直贯穿该叠层结构的柱状电极；环绕于该柱状电极外围的阻变介质层；在叠层结构与柱状电极的相交处形成包含平面导体层、阻变介质层和柱状电极的阻变存储器，其中，平面导体层和柱状电极分别作为该阻变存储器的两个电极；同时平面导体层作为字线，柱状电极的底部通过选通晶体管连接至位线，选通晶体管的栅极与选择线连接，基于选择线控制选通晶体管的开启。

具体而言，图1为根据本公开一实施例所示的三维垂直阻变存储器阵列的结构示意图，参照图1所示，在一实例中，平面导体层为平面金属层，平面金属层和平面绝缘层依次堆叠形成叠层结构。其中，平面金属层作为阻变存储器的一个电极，在图1中示意为平面金属电极，该平面金属电极同时还作为字线。在平面金属电极与柱状电极的相交处为阻变存储器，该阻变存储器为基本的存储单元。柱状电极作为阻变存储器的另一个电极，柱状电极贯穿上述叠层结构并通过底部的垂直晶体管连接位线。选择线用于控制垂直晶体管(也叫选通晶体管)的开启。由图1可看出，选择线平行于x轴，位线平行于y轴，平面金属电极作为字线，平行于x-y平面，那么沿x方向为位线计数方向，沿y方向为选择线计数方向，沿z方向为字线计数方向。

在进行参数设计和材料结构优化后，采用图1中示例的三维垂直集成阻变存储器阵列，不仅具有良好的阻变性能，还可进一步提升阻变存储器的集成密度。

图2为根据本公开一实施例所示的三维垂直阻变存储器阵列的编程操作方法的流程图。图3为根据本公开一实施例所示的三维垂直阻变存储器阵列的编程操作方法的实施过程示意图。图4为本公开实施例中不同编程和读取操作连接线参数值及其满足条件示例。

下面结合图2-图4来介绍本实施例中三维垂直阻变存储器阵列的编程操作方法。

参照图2-图4所示，本实施例的三维垂直阻变存储器阵列的操作方法，选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作，对选中单元进行编程操作包括以下步骤：S11、S12和S13。

在步骤S11，在选中单元所在的字线、位线和选择线分别对应施加电压V_dd、0和V_on1。

在步骤S12，在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压。

在步骤S13，在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压V₁，其余位线施加电压V₂；其中，电压V₁、V₂满足：使得所有第二非选中单元的电压降均小于V_dd/2。

参照图3所示，选中单元之外的非选中单元可以分为两大类，一类是与选中单元对应同一条选择线的未选中单元，另一类是与选中单元对应不同选择线的未选中单元，将未选中单元所在的行(沿着x轴方向)称为未选中层，将选中单元所在的行(字线)称为选中层。为了便于描述，非选中单元包括：与选中单元对应不同选择线的第一非选中单元，与选中单元对应同一选择线的第二非选中单元。

上述第一非选中单元与选中单元对应不同的选择线，即，参照图3所示，第一非选中单元位于x-z平面上，与选中单元所在的x-z平面平行，选中单元对应的y坐标与第一非选中单元沿着y轴方向的坐标不同。上述第二非选中单元与选中单元对应相同的选择线且对应不同的字线和/或位线。具体而言，第二非选中单元与选中单元位于同一个x-z平面，对应同一条选择线，再进行细分，第二非选中单元包括：与选中单元处于同一条字线且处于不同位线的非选中单元、与选中单元处于同一条位线且处于不同字线的非选中单元、以及与选中单元处于不同字线和不同位线的非选中单元。

参照图3所示，在步骤S11中，在选中单元所在的字线、位线和选择线分别对应施加电压V_dd、0和V_on1，此时对应第二非选中单元中的部分非选中单元的字线和位线施加的电压也确定，具体而言，与选中单元处于同一条字线且处于不同位线的非选中单元所在的字线施加的电压为：V_dd，与选中单元处于同一条位线且处于不同字线的非选中单元所在的位线施加的电压为：0。在后续执行步骤S13时，需要考虑上述情况，因此，在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压V₁，其余位线施加电压V₂；即包括以下情况：如图3所示，在与选中单元处于不同字线和不同位线的非选中单元所在的字线施加电压V₁，所在的位线施加电压V₂；与选中单元处于同一条位线且处于不同字线的非选中单元所在的位线施加的电压为：0，所在的字线施加的电压为：V₁；与选中单元处于同一条字线且处于不同位线的非选中单元所在的字线施加的电压为：V_dd，所在的位线施加的电压为：V₂。

通过执行步骤S12，在第一非选中单元所在的选择线上施加0电压，可确保第一非选中单元对应的选通晶体管处于关闭状态。对应的，第一非选中单元的所在x-z平面对应的选通晶体管均为关闭状态，该x-z平面内的第一非选中单元可以保证不被开启，有效防止误编程的发生。通过执行步骤S13，在第二非选中单元所在的字线和位线中，除去选中单元所在字线和位线之外，其余字线和位线施加电压，使得所有第二非选中单元的电压降均小于V_dd/2，可以使非选中单元上的电压降尽可能小，从而在编程操作(或者称为写操作)时克服了由于阻变存储器自身压降及对应的编程电压的涨落而导致的误编程操作，降低了误编程的概率，有效避免了误编程操作。其中，通过设置V_on1-V₂＞V_th，其中，V_th表示选通晶体管的开启电压，保证与选中单元对应同一选择线的第二非选中单元对应的选通晶体管可以导通，保证未被选中的阻变存储器的电阻转变所需的电流，则第二非选中单元可以被施加操作电压。同时设置|V₁-V₂|＜V_set，V_set表示阻变存储器的置位电压，有效保证第二非选中单元的电压降小于阻变存储器(RRAM)的置位电压，避免将未选中的阻变存储器置位。

下面来介绍对应同一选择线的被选中的阻变存储器(选中单元)和未被选中的阻变存储器(非选中单元)的电压降。

例如，参照图3所示，选中单元采用虚线方框示意，对应被选中的阻变存储器的电压降为：V_dd，与选中单元同行(沿着x轴方向)的阻变存储器的电压降为V_dd-V₂；与选中单元同列(沿着z轴方向)的阻变存储器的电压降为V₁；与选中单元非同行也非同列的阻变存储器的电压降为：|V₁-V₂|。如图4所示，按照上述电压取值范围的要求，V_on1-V₂＞V_th，且|V₁-V₂|＜V_set，可以推导得到：电压V₁的取值满足：V_dd/2＜V₁＜V_set，电压V₂的取值满足：V_dd/2＜V₂＜V_on1-V_th。

下面结合具体实例来介绍上述编程操作方法。

图5为本公开一实例所示的V₁和V₂对应的三维垂直阻变存储器阵列中选中单元和非选中单元的电压降分布示意图。

在一实例中，参照图5所示，以虚线方框圈出的阻变存储器作为选中单元的示例，设置选中单元的字线电压为V_dd，选中单元的位线电压为0，选中单元的选择线电压为V_on1；设置非选中单元的字线电压V₁为V_dd/3，非选中单元的位线电压V₂为2V_dd/3，与选中单元对应不同选择线的第一非选中单元所在的选择线施加的电压为0(这里未示意第一非选中单元)。这种设置方式下，在图5中对应虚线方框示意的选中单元的电压降为：V_RRAM＝V_dd，其余实线圆圈示意的非选中单元的电压降均为：V_RRAM＝V_dd/3，满足了所有非选中单元的电压降均小于操作电压的一半的条件，从而在编程操作(或者称为写操作)时克服了由于阻变存储器自身压降及对应的编程电压的涨落而导致的误编程操作，降低了误编程的概率，有效避免了误编程操作。

上述实例中，给定的V_on、V₁和V₂应满足以下条件：V_on-V₂＞V_th且|V₁-V₂|＜V_set，代入给定的V₁和V₂示例值后，V_on和V_dd应满足以下条件：V_on-2V_dd/3＞V_th，|V₁-V₂|＝V_dd/3＜V_set。

以该实例对应的设置方式与相关技术中的电压设置方式进行比较，以突出本公开实施例的操作方法可以有效降低误编程概率的效果。

在相关技术中，所有的非选中单元对应所在的字线和位线均施加电压V_dd/2，选中单元的位线电压为0，字线电压为V_dd。这种设置方式下，对应在图5所示的结构中，在选中单元的电压降为：V_RRAM＝V_dd，其余非选中单元可以分为两类，一类是与选中单元处于同一字线或处于同一位线的非选中单元，该类非选中单元的电压降均为：V_RRAM＝V_dd/2；另一类是与选中单元处于不同字线和位线的非选中单元，该类非选中单元的电压降均为：0。

在对阻变存储器的状态进行编码时，相对较大的电压降更容易使阻变存储器电阻状态发生转变，即电阻转变概率与施加在器件上的电压成正比，因此，对应未选中单元上存在大的电压降更容易出现误编程的操作。由此可见，相关技术中(与选中单元处于同一位线或同一字线的非选中单元的电压降为V_dd/2)与本公开的实例(非选中单元的电压降均为V_dd/3)相比，更容易出现误编程现象。

基于上述实例，在V_on、V₁和V₂应满足以下条件：V_on-V₂＞V_th且|V₁-V₂|＜V_set的情况下的电压取值都在本公开的保护范围之内，电压V₁的取值满足：V_dd/2＜V₁＜V_set，电压V₂的取值满足：V_dd/2＜V₂＜V_on1-V_th。其中，V₁和V₂可以与V_dd的值相关，例如为倍数关系或者线性关系等。

当然，还可以根据对误编程单元和能耗的容忍度以及两者之间的权衡关系而对V₁和V₂的取值进行设置。例如，在选取V_on、V₁和V₂取值时，考虑到在第二非选中单元中，与选中单元同行(沿着x轴方向)的阻变存储器的电压降为V_dd-V₂；与选中单元同列(沿着z轴方向)的阻变存储器的电压降为V₁；与选中单元非同行且非同列的阻变存储器的电压降为：|V₁-V₂|，对应将上述三个电压降的值尽可能小(均小于V_dd/2)作为目标函数(以降低误编程概率为主要目标)或者同时考虑三个电压降中部分值可以稍微大一些另一些相对小一些(均小于V_dd/2)以同时实现降低误编程概率和实现能耗降低的综合性能平衡，约束条件为：V_on-V₂＞V_th且|V₁-V₂|＜V_set，求解最优化问题，求解得到V₁和V₂的最优取值可以使得误编程概率降低。

第二实施例

在本公开的第二个示例性实施例中，提供了一种三维垂直阻变存储器阵列的操作方法，选中所述三维垂直结构阻变储存器阵列中的特定一个阻变存储器或处于同一字线/位线的特定多个阻变存储器作为选中单元进行读取操作。本实施例的读取操作方法可以与第一实施例的编程操作在同一个器件上进行读写操作，也可以与第一实施例中的方法各自实施，单独实施本实施例中示例的读操作(读取操作)或单独实施例第一实施例中示例的写操作(编程操作)。

图6为根据本公开一实施例所示的三维垂直阻变存储器阵列的读取操作方法的流程图。图7为根据本公开一实施例所示的三维垂直阻变存储器阵列的读取操作方法的实施过程示意图。

参照图6和图7所示，本实施例的三维垂直阻变存储器阵列的读取操作方法，包括以下步骤：S21、S22和S23。

在步骤S21，在选中单元所在的字线、位线和选择线分别对应施加电压：读取电压V_r、0、V_on2。

在步骤S22，在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压。

在步骤S23，在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压0，其余位线施加电压V₃；其中，电压V_on2、V₃的取值满足：V_on2-V₃＜V_th≤V_on2。与第一实施例的参数含义相同，V_th表示选通晶体管的开启电压。

本实施例中第一非选中单元和第二非选中单元的描述与第一实施例的相同，参照第一实施例的描述即可。本实施例的读取操作方法可以单独实施于三维垂直阻变存储器阵列，或者实施于经过第一实施例进行编程操作之后的三维垂直阻变存储器阵列。

在本实施例中，在步骤S21中，对选中单元进行读取操作，为了与前面描述的编程操作的选中单元进行区分，在图7中将用于读取的选中单元称之为读取单元，对应在读取单元的字线、位线、选择线分别施加电压：读取电压V_r、0、V_on2。此时对应第二非选中单元中的部分非选中单元的字线和位线施加的电压也确定，具体而言，与选中单元处于同一条字线且处于不同位线的非选中单元所在的字线施加的电压为：读取电压V_r，与选中单元处于同一条位线且处于不同字线的非选中单元所在的位线施加的电压为：0。在后续执行步骤S23时，需要考虑上述情况，因此，在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压0(零电压)，其余位线施加电压V₃；即包括以下情况：如图5所示，在与选中单元处于不同字线和不同位线的非选中单元所在的字线施加电压0，所在的位线施加电压V₃；与选中单元处于同一条位线且处于不同字线的非选中单元所在的位线施加的电压为：0，所在的字线施加的电压为：0；与选中单元处于同一条字线且处于不同位线的非选中单元所在的字线施加的电压为：读取电压V_r，所在的位线施加的电压为：V₃。

通过执行步骤S22，在第一非选中单元所在的选择线上施加零电压(也称为电压0，或者0电压)，可确保第一非选中单元对应的选通晶体管处于关闭状态。对应的，第一非选中单元的所在x-z平面对应的选通晶体管均为关闭状态，该x-z平面内的第一非选中单元可以保证不被开启，从而不会读取第一非选中单元。

通过执行步骤S23，V_on2和V₃满足条件V_on2-V₃＜V_th，与读取单元处于同一选择线且对应不同位线的未选中单元对应的选通晶体管处于关断状态，只有与读取单元同列(沿着z轴方向，处于同一位线)的垂直晶体管处于开启状态。此时，读取电压V_r施加在与读取单元同行(沿着x轴方向，处于同一字线)的每个阻变存储器上，只读取了选中单元的电阻状态，其余施加有读取电压V_r的非选中单元由于对应的选通晶体管并未开启而不被读取；另外，与读取单元同列的非选中单元对应的选通晶体管开启，不过对应的字线电压为零，因此也不会被读取，如此，实现了针对特定一个存储单元的读取，相较于现有的针对一行存储单元并行读取或者一列存储单元并行读取的方式具有更高的读取灵活度。当然，由于V_on2可以使得选通晶体管开启，默认条件为V_on2≥V_th。即电压V_on2、V₃的取值满足：V_on2-V₃＜V_th≤V_on2。

上述图7示例的方式说明了本公开的操作方法可以读取特定一个存储单元(阻变存储器)的情况，特定多个与特定一个的原理类似，下面结合图8和图9来描述对处于同一字线/位线的特定多个阻变存储器进行读取的操作示例。

图8为根据本公开一实例所示的读取同一字线上的特定多个阻变存储器的示意图。

参照图8所示，本实施例中，选中某一字线上的若干个特定的阻变存储器作为选中单元进行读取，多个的含义是大于等于两个。例如图8中采用虚线方框示意的特定的三个阻变存储器进行读取，这三个阻变存储器(存储单元)的位置可以随意选取，可以是相邻的，也可以是非相邻的。在这三个阻变存储器(选中单元)所在的字线(同一字线)上施加读取电压V_r，这三个阻变存储器(选中单元)所在的位线上均施加电压0，在这三个阻变存储器(选中单元)所在的选择线上施加电压V_on2。电压V_on2、V₃的取值满足：V_on2-V₃＜V_th≤V_on2。

对应在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压(图8中未示意)，使得第一非选中单元对应的晶体管均未开启，从而不会被读取。

与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压0，其余位线施加电压V₃。在第二非选中单元中，参照图8所示，针对与选中单元处于同行(同一字线)的未被选中的阻变存储器而言，其所在的位线施加电压V₃，由于在上述与选中单元处于同一字线的未被选中的阻变存储器所对应的选通晶体管的选择线施加的电压V_on2与V₃之间存在以下关系：V_on2-V₃＜V_th，使得尽管在与选中单元处于同一字线的未被选中的阻变存储器所在字线施加读取电压V_r，由于选通晶体管并未开启，因此，与选中单元处于同行(同一字线)的未被选中的阻变存储器不会被读取电压V_r所读取。

在第二非选中单元中，继续参照图8所示，针对与选中单元处于同列(同一位线)的未被选中的阻变存储器而言，其对应的晶体管所在的选择线施加V_on2，位线施加电压0，使得晶体管开启，由于其所在的字线施加电压0，则与选中单元处于同列(同一位线)的未被选中的阻变存储器不会被读取电压V_r所读取。

在第二非选中单元中，继续参照图8所示，针对与选中单元处于非同行且非同列(非同一字线且非同一位线)的未被选中的阻变存储器而言，其所在的位线施加电压V₃，对应的选通晶体管不会被开启，且其所在的字线施加电压0，因此，与选中单元处于非同行且非同列(非同一字线且非同一位线)的未被选中的阻变存储器在任何情况(即使发生加载电压的涨落)下都不会被读取。

经过上面的描述可知，在第二非选中单元中，与作为选中单元的特定几个阻变存储器处于同一字线的其它非选中单元尽管在对应的字线上施加有读取电压，由于所对应的位线上的选通晶体管并未开启，因此施加的读取电压并不会加载于这些非选中单元。与作为选中单元的特定几个阻变存储器处于同一位线的其它非选中单元尽管对应的选通晶体管是导通的，但是由于所对应的字线上施加的是零电压，因此不会被读取。与作为选中单元的特定几个阻变存储器处于不同位线且处于不同字线的其它非选中单元对应的选通晶体管既未开启，对应的字线加载的又是零电压，在任何情况下都不会被读取。实现了在一次读取操作中，某一字线上的若干个特定的阻变存储器可以进行同时读取而未被选中的阻变存储器不会被读取的效果。

图9为根据本公开一实例所示的读取同一位线上的特定多个阻变存储器的示意图。

参照图9所示，本实施例中，选中某一位线上的若干个特定的阻变存储器作为选中单元进行读取，多个的含义是大于等于两个。例如图9中采用虚线方框示意的特定的三个阻变存储器进行读取，这三个阻变存储器(存储单元)的位置可以随意选取，可以是相邻的，也可以是非相邻的。在这三个阻变存储器(选中单元)所在的位线(同一位线)上施加电压0，这三个阻变存储器(选中单元)各自所在的字线上分别施加读取电压V_r，这里为了说明对应这三个阻变存储器各自的读取电压，分别采用读取电压V_r1、V_r2和V_r3进行描述。在这三个阻变存储器(选中单元)所在的选择线上施加电压V_on2。电压V_on2、V₃的取值满足：V_on2-V₃＜V_th≤V_on2。

与图8的分析过程类似，这里不再详述，对应分析可知，对应在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压(图9中未示意)，使得第一非选中单元对应的晶体管均未开启，从而不会被读取。

参照图9所示，在第二非选中单元中，与作为选中单元的特定几个阻变存储器处于同一位线的其它非选中单元尽管对应的选通晶体管是导通的，但是由于所对应的字线上施加的是零电压，因此不会被读取。与作为选中单元的特定几个阻变存储器处于同一字线的其它非选中单元尽管在对应的字线上施加有读取电压，由于所对应的位线上的选通晶体管并未开启，因此施加的读取电压并不会加载于这些非选中单元。与作为选中单元的特定几个阻变存储器处于不同位线且处于不同字线的其它非选中单元对应的选通晶体管既未开启，对应的字线加载的又是零电压，在任何情况下都不会被读取。实现了在一次读取操作中，某一位线上的若干个特定的阻变存储器可以进行同时读取而未被选中的阻变存储器不会被读取的效果。

第三实施例

在本公开的第三个示例性实施例中，提供了一种三维垂直阻变存储器阵列，用于执行上述操作方法。

例如参照1所示，本实施例的三维垂直阻变存储器阵列包括：平面导体层和绝缘层依次堆叠的叠层结构；垂直贯穿该叠层结构的柱状电极；环绕于该柱状电极外围的阻变介质层；在叠层结构与柱状电极的相交处形成的包含平面导体层、阻变介质层和柱状电极的阻变存储器，其中，所述平面导体层和所述柱状电极分别作为该阻变存储器的两个电极；同时所述平面导体层作为字线，所述柱状电极的底部通过选通晶体管连接至位线，选通晶体管的栅极与选择线连接，基于选择线控制选通晶体管的开启。

本实施例的三维垂直阻变存储器阵列，通过采用上述操作方法进行读取操作和/或编程操作，能够降低误编程的概率，以避免误编程操作，还能够针对同字线/位线的单一或特定多个器件进行读操作。

第四实施例

在本公开的第四个示例性实施例中，提供了一种三维垂直阻变存储器阵列的操作装置，用于实施上述操作方法。

图10为根据本公开一实例所示的三维垂直阻变存储器阵列的操作装置的框图。

参照图10所示，本实施例中，该操作装置4包括：编程操作单元41，用于选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作。上述编程操作单元41包括：第一编程电压控制子单元411，用于在选中单元所在的字线、位线和选择线分别对应施加电压V_dd、0和V_on1；第二编程电压控制子单元412，用于在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及第三编程电压控制子单元413，用于在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压V₁，其余位线施加电压V₂；其中，电压V₁、V₂满足：使得所有第二非选中单元的电压降均小于V_dd/2。

在本公开的一实施例中，该操作装置4中，电压V₁的取值满足：V_dd/2＜V₁＜V_set，电压V₂的取值满足：V_dd/2＜V₂＜V_on1-V_th，其中，V_th表示选通晶体管的开启电压；V_set表示阻变存储器的置位电压。

在本公开的一实施例中，上述操作装置4还包括：读取操作单元42，用于选中三维垂直结构阻变储存器阵列中的特定一个阻变存储器或处于同一字线/位线的特定多个阻变存储器作为选中单元进行读取操作。上述读取操作单元42包括：第一读取电压控制子单元421，用于在选中单元所在的字线、位线和选择线分别对应施加电压：读取电压V_r、0、V_on2；第二读取电压控制子单元422，用于在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及第三读取电压控制子单元423，用于在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压0，其余位线施加电压V₃；其中，电压V_on2、V₃的取值满足：V_on2-V₃＜V_th≤V_on2。

本公开的实施例中的单元、子单元中的任意多个、或其中任意多个的至少部分功能可以在一个单元中实现。根据本公开实施例的单元、子单元中的任意一个或多个可以被拆分成多个单元来实现。根据本公开实施例的单元、子单元中的任意一个或多个可以至少被部分地实现为硬件电路，例如现场可编程门阵列(FPGA)、可编程逻辑阵列(PLA)、片上系统、基板上的系统、封装上的系统、专用集成电路(ASIC)，或可以通过对电路进行集成或封装的任何其他的合理方式的硬件或固件来实现，或以软件、硬件以及固件三种实现方式中任意一种或以其中任意几种的适当组合来实现。或者，根据本公开实施例的单元、子单元中的一个或多个可以至少被部分地实现为计算机程序模块，当该计算机程序模块被运行时，可以执行相应的功能。

第五实施例

在本公开的第五个示例性实施例中，提供了一种电子设备。

本实施例中，该电子设备包括：一个或多个处理器，存储器，用于存储一个或多个计算机程序，其中，当一个或多个计算机程序被一个或多个处理器执行时，使得上述一个或多个处理器实现上述提及的任一种操作方法。

本实施例的电子设备可以是包含上述三维垂直阻变存储器阵列的电子设备，存储有计算机程序的存储器与上述三维垂直阻变存储器阵列均设置于上述电子设备中，例如，在一实例中，电子设备为一计算机，上述三维垂直阻变存储器阵列设置于该计算机内部，作为部分非易失性存储器，另外待计算机内部还包括存储有计算机程序的存储器。

本实施例的电子设备与上述三位垂直阻变存储器阵列可以是相互独立的两个主体，例如该电子设备为一计算机，上述三维垂直阻变存储器阵列为一个独立的存储器件，该独立的存储器件可以通过接口与计算机进行连接，通过计算机对该独立的存储器件进行编程和读取操作。

第六实施例

在本公开的第六个示例性实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有可执行指令，该可执行指令被处理器执行时使处理器实现上述提及的任一种操作方法。该计算机可读存储介质可以是上述实施例中描述的电子设备/装置中所包含的；也可以是单独存在，而未装配入该电子设备/装置中。

综上所述，本公开提供了一种三维垂直阻变存储器阵列的三维垂直阻变存储器阵列及其操作方法、装置、设备及介质，进行编程操作时，通过控制选中单元和非选中单元(包括第一非选中单元和第二非选中单元)对应施加的电压取值，使得非选中单元上的电压降尽可能的小，以满足所有非选中单元上的电压降均小于编程操作对应电压的一半，从而在编程操作(或者称为写操作)时克服了由于阻变存储器自身压降及对应的编程电压的涨落而导致的误编程操作，降低了误编程的概率，有效避免了误编程操作。进行读取操作时，通过控制选中单元和非选中单元(包括第一非选中单元和第二非选中单元)对应施加的电压取值，使得非选中单元对应的位线上的晶体管处于截止状态(V_on2-V₃＜V_th)，选中单元对应的位线上的晶体管处于开启状态且非选中单元对应的字线上的电压为零，从而保证了处于同一位线/字线上的特定一个或者多个阻变存储器可以被读取，而其他未被选中的阻变存储器不会被读取，实现了在同一位线或字线上的任意阻变存储器的读取。

需要说明的是，术语“第一”“第二”是为了描述方便，并未代表其修饰的名词具有特定的重要程度或者顺序之分。再者，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。说明书中描述的步骤编号用于描述方便，并未限定本公开必须按照上述执行顺序执行，不存在技术矛盾的前提下可以更改部分执行顺序或者增加惯用的操作步骤。

本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。