存储器装置
阅读说明：本技术 存储器装置 (Memory device ) 是由 叶腾豪 刘逸青 于 2019-02-22 设计创作，主要内容包括：本发明为一种存储器装置,包含：I个存储器区块、多个晶体管单元、I条全局电源线以及I个第一区域驱动模块。各个存储器区块包含：M条栅极控制线以及排列为M列的多个晶体管单元。其中,位于第m列的所述晶体管单元的栅极电连接于第m条栅极控制线。I条全局电源线分别电连接于I个预驱动电路与I个存储器区块。各第一区域驱动模块电连接于各全局电源线与各存储器区块。第一区域驱动模块包含M个第一区域驱动电路。第m个第一区域驱动电路电连接于第m条栅极控制线。(The invention is a memory device, comprising: the memory comprises I memory blocks, a plurality of transistor units, I global power lines and I first area driving modules. Each memory block includes: m gate control lines and a plurality of transistor cells arranged in M columns. And the grid electrode of the transistor unit positioned in the mth column is electrically connected with the mth grid electrode control line. The I global power lines are respectively and electrically connected with the I pre-drive circuits and the I memory blocks. Each first local driving module is electrically connected to each global power line and each memory block. The first area driving module comprises M first area driving circuits. The mth first area driving circuit is electrically connected to the mth gate control line.)
技术领域
本发明涉及一种存储器装置，且特别涉及一种利用全局电源线提供高电压至存储器区块的存储器装置。
背景技术
请参见图1，其为三维存储器结构示意图。三维存储器具有多层的字符垫WLPad，于垂直方向(z方向)上堆叠。字符垫WLPad[k-1]、WLPak[k]与接地选择层GSL的两侧具有多个指状结构。此外，平行条状的串行选择线SSL[j-1]、SSL[j]、SSL[j+1]则设置在字线WL对应位置的上方。位线BL[n]、BL[n+1]除了跨接在串行选择线SSL[j-1]、SSL[j]、SSL[j+1]的上方外，还会下方以平行z方向延伸。各条位线BL[n]、BL[n+1]和串行选择线SSL[j-1]、SSL[j]、SSL[j+1]的交会处为串行选择晶体管(serial selection transistor，简称为SSM)，位线BL[n]、BL[n+1]和字线WL的交会处为存储单元晶体管(memory cell，简称为MC)；位线BL[n]、BL[n+1]与接地选择层GSL的交会处为接地选择晶体管(Ground selectiontransistor，简称为GSM)。在本文中，将平行于串行选择线SSL的方向定义为x方向；以及，将平行于位线BL的方向定义为y方向。
请参见图2，其为三维存储器结构中的全局字线GWL与字符垫WLPad示意图。在三维存储器结构中，字线WL可包含全局字线(global word line，简称为GWL)GWL[k-1]、GWL[k]、GWL[k+1]，以及与存储器区块(Block，简称为Blk)对应设置的字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]。其中，字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]以阶梯结构(stairstructure)彼此重叠设置，且全局字线GWL[k-1]、GWL[k]、GWL[k+1]分别电连接至多层字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]。
在这些字线WL中，使用金属线材的全局字线GWL[k-1]、GWL[k]、GWL[k+1]的电阻R和电容C甚小，使用多晶硅(poly-silicon)的字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的电阻R和电容C较大。因此，对字线WL而言，其电阻电容延迟(RC delay)主要取决于字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积。
基于提升存储器装置容量的考虑，经常需要增加字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的层数。基于制程的限制，用于将字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]连接至字线WL的阶梯结构的尺寸无法随着字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的层数增加而缩小。换言之，随着字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]层数的增加，阶梯结构所需的面积增加，且字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积也随着增加。然而，字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积越大，字线WL的电阻电容延迟也越久。在图2中，将字符垫的指状交叉部分定义为区段(segment)10。对字线WL进行充电时，产生电阻电容延迟的主要来源为两两字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]之间的区段10。换言之，区段10的大小左右字线WL的电阻电容延迟。
请参见图3A、3B，其为随着存储器容量增加，使字符垫WLPad面积增加，进而使字符垫的电容C与电阻R增加示意图。请同时参看图3A、3B，图3A所示为字符垫层数WLPad较少时，字符垫WLPad的面积与其阶梯结构STRl所需占用的面积都较小；图3B所示为字符垫层数WLPad较多时，字符垫WLPad的面积与其阶梯结构STR2所需占用的面积都较大。据此可以得知，字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积增加相当于，使跨字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]间的电容C增加，且各个字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]本身的电阻R也随着增加。
对NAND闪存而言，对存储器区块Blk进行编程(擦除操作或写入操作)时，都需要通过字线WL提供高电压(例如：20V～25V)。但是，当字符垫WLPad的电阻R与电容C增加时，电阻电容延迟效应将越趋明显。换言之，存储器控制器较不容易快速地将字线WL拉高至所需的电压。
发明内容
本发明涉及一种存储器装置，通过在存储器区块对应设置全局电源线的方式，针对被选取的存储器区块提供一个高电压，故能快速拉高字线WL的电压。
根据本发明的一方面，提出一种存储器装置。存储器装置包含：I个存储器区块、I条全局电源线，以及I个第一区域驱动模块。I个存储器区块中的第i个存储器区块包含：M条栅极控制线，以及多个晶体管单元。在存储器区块内的晶体管单元排列为M列，其中位于第m列的所述晶体管单元的栅极电连接于所述栅极控制线中的第m条栅极控制线。I条全局电源线分别电连接于1个预驱动电路与I个存储器区块。I个第一区域驱动模块分别电连接于I条全局电源线与I个存储器区块。其中，I个第一区域驱动模块中的第i个第一区域驱动模块电连接于I条全局电源线中的第i条全局电源线与第i个存储器区块。第i个第一区域驱动模块包含：M个第一区域驱动电路。M个第一区域驱动电路共同电连接于第i条全局电源线，且M个第一区域驱动电路中的第m个第一区域驱动电路电连接于第m条栅极控制线。其中，m、M、i与I均为正整数、m小于或等于M，且i小于或等于I。
为了对本发明上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：
附图说明
图1，其为三维存储器结构示意图。
图2，其为三维存储器结构中的全局字线GWL与字符垫WLPad示意图。
图3A、3B，其为随着存储器容量增加，使字符垫WLPad面积增加，进而使字符垫的电容C与电阻R增加示意图。
图4，其为根据本发明实施例的存储器装置示意图。
图5，其为根据本发明实施例的存储器装置，于多个存储器区块设置全局电源线GPL的连接关系示意图。
图6，其为以存储器区块Blk[i]为例，说明与其对应的预驱动电路PC[i]、区域驱动模块A、区域驱动模块B之间的连接关系示意图。
图7A、7B，其为预驱动电路的操作模式示意图。
图8，其为以字线作为栅极控制线GCL的举例，说明在三维存储器结构中设置全局电源线GPL示意图。
图9，其为进一步绘式全局电源线GPL如何通过栅极控制线GCL，与串行选择晶体管SSM与存储单元晶体管MC相连示意图。
图10A，其为存储器串行采用底部源极串行连接方式示意图。
图10B，其为存储器串行采用底部源极串行连接方式时的存储器结构示意图。
图11，其为电存储器串行采用底部源极串行连接方式时的一个存储器区块俯视图。
图12A，其为设置在一个存储器区块的多条栅极控制线GCL的示意图。
图12B，其为设置在一个存储器区块的全局电源线GPL与浮接线的示意图。
图13，其为将图11所示的存储器区块，搭配图12A的栅极控制线GCL，以及图12B的全局电源线GPL与浮接线示意图。
图14A，其为存储器串行采用U型串行连接方式示意图。
图14B，其为存储器串行采用U型串行连接方式时的存储器结构示意图。
图15，其为存储器串行采用U型串行连接方式时的一个存储器区块俯视图。
图16，其为将图15所示存储器区块，搭配图12A的栅极控制线GCL，以及图12B的全局电源线GPL与浮接线示意图。
图17，其为根据本发明实施例的存储器装置，搭配多个存储器区块示意图。
图18A，其为多个存储器区块俯视图。
图18B，将图18A的存储器区块，搭配栅极控制线GCL、全局电源线GPL与浮接线示意图。
附图标记：
接地选择层 GSL
串行选择线 SSL[j-1]、SSL[j]、SSL[j+1]、SSL[i][j]
串行选择晶体管 SSM
位线 BL[n]、BL[n+1]
电容 C、C1、C2
字符垫 WLPad[k-1]、WLPad[k]、WLPad[k+1]、WL[1]、WL[2]、WL[3]、WL[4]、WL[5]
字线 WL[k]、WL[1]、WL[K]、WL[2]、WL[3]、WL[4]、WL[j，1]、WL[j，K]、WL[j+1，1]、WL[j+1，K]、WL[K/2]、WL[K/2+1]、WL[K-1]
全局字线 GWL[k-1]、GWL[k]、GWL[k+1]
区段 10、seg[i][1]、seg[i][2]、seg[1][1]、seg[i][2]、seg[i][3]、seg[i][4]
阶梯结构 STR1、STR2
存储器装置 20
解多任务电路 21
预驱动模块 23
区域驱动组 A 25a
区域驱动组 B 25b
存储器阵列 27
页缓冲电路 29
区域驱动模块 LMa[1]、LMa[I]、LMa[i]、LMa[i-1]
区域驱动模块 LMb[1]、LMb[I]、LMa[i]、LMb[i-1]
输入线(信号) Sin
存储器区块 BLK[1]、BLK[I]、BLK[i]、BLK[2]
全局电源线 GPL[1]～GPL[I]、GPL[i]
区块选择线(信号) Ssel[1]、Ssel[2]、Ssel[I]
浮接线 Sfla[1]、Sflb[1]、Sfla[i]、Sflb[I]、Sfla[i]、Sflb[i]
栅极控制线 GCL[1][1]～GCL[1][M]、GCL[I][1]～GCL[I][M]、GCL[i][1]～GCL[i][M]、GCL[i-1][1]、GCL[i-1][M]
区域驱动电路 LCa[i][1]、LCa[i][2]、LCa[i][3]、LCa[i][M-1]、LCa[i][M]、LCb[i][1]、LCb[i][2]、LCb[i][3]、LCb[i][M-1]、LCb[i][M]
存储器串行 ST[i][j-1]、ST[i][j]、ST[j]、ST[j+1]
接地选择线 GSL[i][p]、GSL[j，p]、GSL[j+1，p]、GSL
预驱动晶体管 M1、M2、M3
预驱动电路 PC[i]、PC[i-1]
预驱动电压 Spre[i]
第一电源电压 Vpp
第二电源电压 Vss
电流 i1、i2
接地-字符垫 GSL_WLPad[i][1]、GSL_WLPad[i][2]、GSL_WLPad[1][1]、GSL_WLPad[1][2]、GSL_WLPad[1][3]
串行-字符垫 SSL_WLPad[i][1]、SSL_WLPad[1][1]、SSL_WLPad[1][2]、SSL_WLPad[1][3]
具体实施方式
请参见图4，其为根据本发明实施例的存储器装置示意图。存储器装置20包含：解多任务电路21、预驱动模块23、区域驱动组A 25a、区域驱动组B 25b、页缓冲电路29，I条全局电源线GPL[1]～GPL[I]，以及存储器阵列27。为便于说明，此处假设存储器阵列27包含存储器区块Blk[1]～Blk[I]，且每个存储器区块Blk包含个或多个存储器分页(page)。其中，各个存储器区块Blk[1]～Blk[I]分别对应于全局电源线GPL[1]～GPL[I]。例如，存储器区块Blk[i]对应于全局电源线GPL[i]。
解多任务电路21电连接于预驱动模块23，且预驱动模块23通过I条全局电源线GPL而电连接于区域驱动组A 25a与区域驱动组B 25b。页缓冲电路29电连接于存储器阵列27。为便于说明，以下将各个接线及在接线上的信号，以相同的符号表示。例如，以Ssel表示区块选择线与区块选取信号，其余信号与接线的标示方式也相同。
参见图5，其为本发明实施例的存储器装置，于区域驱动模块与存储器区块间设置全局电源线GPL示意图。解多任务电路21具有一条输入线Sin与I条区块选择线Ssel[1]～Ssel[I]。解多任务电路21从存储器控制器接收输入信号Sin，用于决定存储器区块Blk[1]～Blk[I]中的何者被用于存取。因此，解多任务电路21产生的区块选取信号Ssel[1]～Ssel[I]分别对应于存储器区块Blk[1]～Blk[I]。
当区块选取信号Ssel[i]代表存储器区块Blk[i]被选取时，第i条选择线Ssel[i]具有第一逻辑电平(例如，逻辑低电平L)。当区块选取信号Ssel[i]代表存储器区块Blk[i]未被选取时，区块选择线Ssel[i]具有第二逻辑电平(例如，逻辑高电平H)。
预驱动模块23包含预驱动电路PC[1]～PC[I]，分别用于接收与存储器区块Blk[1]～Blk[I]相对应的区块选取信号Ssel[1]～Ssel[I]。预驱动电路PC[1]～PC[I]接收区块选取信号Ssel[1]～Ssel[I]，分别对应输出预驱动电压Spre[1]～Spre[I]。
根据本发明的构想，针对每一个存储器区块Blk[1]～Blk[J]，分别提供全局电源线GPL[1]～GPL[I]。这些全局电源线GPL[1]～GPL[I]用于传送预驱动电压Spre[1]～Spre[I]。此外，在每一条全局电源线GPL[1]～GPL[I]的两侧，还分别设置浮接线Sfla、Sflb。例如，在全局电源线GPL[1]的两侧设置浮接线Sfla[1]、Sflb[1]；以及，在全局电源线GPL[I]的两侧设置浮接线Sfla[I]、Sflb[I]。此外，每个存储器区块Blk[1]～Blk[J]各自包含M条栅极控制线GCL。例如，存储器区块Blk[1]包含栅极控制线GCL[1][1]～GCL[1][M]；存储器区块Blk[I]包含栅极控制线GCL[I][1]～GCL[I][M]。
区域驱动组A 25a包含与存储器区块Blk[1]～Blk[I]相对应的区域驱动模块LMa[1]～LMa[I]；区域驱动模块B 25b包含与存储器区块Blk[1]～Blk[I]相对应的区域驱动模块LMb[1]～LMb[I]。区域驱动模块LMa[1]～LMa[I]分别经由全局电源线GPL[1]～GPL[I]接收预驱动电路PC[1]～PC[I]产生的预驱动电压Spre[1]～Spre[I]，且区域驱动模块LMb[1]～LMb[I]分别经由全局电源线GPL[1]～GPL[I]接收预驱动电路PC[1]～PC[I]产生的预驱动电压Spre[1]～Spre[I]。
请参见图6，其为以存储器区块Blk[i]为例，说明与其对应预驱动电路PC[i]、区域驱动模块LMa[i]、区域驱动模块LMb[i]之间的连接关系示意图。存储器区块Blk[i]经由全局电源线GPL[i]而电连接至预驱动电路PC[i]。此外，全局电源线GPL[i]的两侧还设有浮接线Sfla[i]、Sflb[i]。
区域驱动模块LMa[i]包含M个区域驱动电路LCa[i][1]～LCa[i][M]；区域驱动模块LMb[i]包含M个区域驱动电路LCb[i][1]～LCb[i][M]。区域驱动电路LCa[i][1]～LCa[i][M]通过一共同接线连接至全局电源线GPL[i]；以及，区域驱动电路LCb[i][1]～LCb[i][M]通过另一共同接线连接至全局电源线GPL[i]。
存储器区块Blk[i]包含：栅极控制线GCL[i][1]～GCL[i][M]。其中，栅极控制线GCL[i][1]～GCL[i][M]的一部分为串行选择线SSL[i][1]～SSL[i][J]、一部分为字线WL[1]～WL[K]，以及一部分为接地选择线GSL[i][1]～GSL[i][P](图6仅绘示GSL[i][p])。区域驱动电路LCa[i][1]～LCa[i][M]分别电连接至栅极控制线GCL[i][1]～GCL[i][M]；区域驱动电路LCb[i][1]～LCb[i][M]亦分别电连接至栅极控制线GCL[i][1]～GCL[i][M]。
预驱动电路PC[1]～PC[I]彼此具有类似的结构，此处仅以预驱动电路PC[i]为例。预驱动电路PC[i]包含：预驱动晶体管M1、M2、M3。其中，预驱动晶体管M1、M2、M3均为耐高压型晶体管。预驱动晶体管M1为PMOS晶体管、预驱动晶体管M2、M3为NMOS晶体管，且预驱动晶体管M2为空乏型(depletion mode)晶体管。预驱动晶体管M3可为一般NMOS晶体管或三阱NMOS晶体管。
预驱动晶体管M1电连接于区块选择线Ssel[i]；预驱动晶体管M2电连接于预驱动晶体管M1以及全局电源线GPL[i]。预驱动晶体管M2自第一电压源Vpp接收第一电源电压Vpp。预驱动晶体管M3电连接于预驱动晶体管M1以及全局电源线GPL[i]。预驱动晶体管M3自第二电压源Vss接收第二电源电压Vss。预驱动晶体管M1的源极端与基极端(body)彼此电连接，且预驱动晶体管M1的漏极端与预驱动晶体管M2的栅极端共同电连接于全局电源线GPL[i]。
在本发明的实施例中，第一电源电压Vpp高于存储器的读取电压Vrd、存储器的写入电压Vwr与存储器的擦除电压Vers。第二电源电压Vss低于存储器的读取电压Vrd、存储器的写入电压Vwr与存储器的擦除电压Vers。在某些应用中，读取电压Vrd和擦除电压Vers可能低于接地电压(0V)。在此同时，第二电源电压Vss为一负电压。由于第二电源电压Vss仍维持在最低电位的缘故，可避免晶体管产生异常的顺向导通(forward turn-on)。此外，所有基极接到负电压Vss的NMOS晶体管都需采用三阱NMOS晶体管，例如区域驱动电路LCa、LCb与预驱动晶体管M3等。据此，可以避免影响到同一存储器装置的其他NMOS晶体管。
当存储器控制器选取任何一个存储器区块Blk[1]～Blk[I]前，解多任务电路21输出的区块选择线Ssel[1]～Ssel[I]均具有逻辑高电平H。假设存储器控制器选取存储器区块Blk[i]的情况，则解多任务电路21输出的区块选择线Ssel[i]为逻辑低电平L，区块选择线Ssel[1]～Ssel[i-1]、Ssel[i+1]～Ssel[I]为逻辑高电平H。逻辑高电平H可为4V、逻辑低电平L可为0V。
请参见图7A、7B，其为与存储器区块Blk[i]对应的预驱动电路PC[i]的操作模式示意图。其中，图7A为存储器区块Blk[i]未被选取的情形；图7B为存储器区块Blk[i]被选取的情形。由第7A、7B图可以看出，无论存储器区块Blk[i]是否被选取，预驱动晶体管M1都会接收第一电源电压Vpp(例如，30V)，且预驱动晶体管M3都会接收第二电源电压Vss。
在图7A中，预驱动晶体管M3接收预充电用的第二电源电压Vss；预驱动晶体管M1接收第一电源电压Vpp，且预充电节点Npre的电压为第二电源电压Vss。因为区块选择线Ssel[i]具有逻辑高电平H时，预驱动晶体管M1维持为断开，且预驱动晶体管M2也保持断开。此时，仅有预驱动晶体管M3导通。
因此，当存储器区块Blk[i]未被选取时，预驱动电路PC[i]因为内部电荷不平衡而产生位移电流(displacement current)i1。因此，与预充电节点Npre相连接的预驱动信号线上的电压(预驱动电压)Spre[i]为，经由预驱动晶体管M3而传送至全局电源线GPL[i]的第二电源电压Vss。连带的，与存储器区块Blk[i]相对应的两个区域驱动模块LMa[i]、LMb[i]，都会从全局电源线GPL[i]接收到第二电源电压Vss。是故，存储器区块Blk[i]并不会进行各种存储器操作。附带一提的是，位移电流i1并不会持续产生。一旦电位达到平衡(Spre＝Vss)之后，位移电流就会消失。
在图7B中，预驱动晶体管M3接收预充电用的第二电源电压Vss；预驱动晶体管M1接收第一电源电压Vpp，且预充电节点Npre的电压在刚开始为第二电源电压Vss。当区块选择线Ssel[i]具有逻辑低电平L时，因为预驱动晶体管M2为空乏型晶体管的缘故，其临界电压Vth小于0V，因而使预驱动晶体管M2呈现部分导通的情形。
对预驱动晶体管M1而言，因为栅极接收低逻辑电平L的电压，而源极通过预驱动晶体管M2逐渐接收第一电源电压Vpp的缘故，预驱动晶体管M1将开始形成弱导通(weak turn-on)。当预驱动晶体管M1导通时，预驱动晶体管M1的源极电压将传送至预驱动晶体管M1的漏极，也就是预充电节点Npre。而预充电节点Npre的电压又将牵动预驱动晶体管M2的栅极电压，使预驱动晶体管M2的开启状态更加完全，如此形成在预驱动晶体管M1、M2之间导通电流的正回授(positive feedback)效果。
此时，预驱动晶体管M1、M2导通，并使预充电节点Npre的电压上升至第一电源电压Vpp。在此同时，预驱动晶体管M3为断开。在此种状况下，预驱动晶体管M1的栅极连接至0V，而预驱动晶体管M1的源极与N-阱(well)连接到第一电源电压Vpp。因此，预驱动晶体管M1需使用具有较高击穿电压(breakdown voltage)的晶体管。例如，预驱动晶体管M1的栅极氧化层(oxide)的厚度需较一般的PMOS晶体管更厚。
当存储器区块Blk[i]被选取时，预驱动电路PC[i]产生位移电流i2。因此，与预充电节点Npre相连接的预驱动信号线上的电压(预驱动电压)Spre[i]为第一电源电压Vpp。由于预驱动电压Spre[i]连接至全局电源线GPL[i]，与存储器区块Blk[i]相对应的两个区域驱动模块LMa[i]、LMb[i]，都将从全局电源线GPL[i]接收到第一电源电压Vpp。是故，存储器控制器可控制被选取的存储器区块Blk[i]进行各种存储器操作。
承上所述，当解多任务电路21输出的区块选择线Ssel[i]具有逻辑低电平L时，代表存储器区块Blk[i]被选取。此时，预驱动电路PC[i]会输出第一电源电压Vpp至与存储器区块Blk[i]对应的全局电源线GPL[i]。当解多任务电路21输出的区块选择线Ssel[i]具有逻辑高电平H时，代表存储器区块Blk[i]未被选取。此时，预驱动电路PC[i]输出第二电源电压Vss至与存储器区块Blk[i]对应的全局电源线GPL[i]。
由于第一电源电压Vpp为存储器装置所提供的最高电压，为避免与被选取存储器区块Blk[i]相对应的全局电源线GPL[i]的高电压与周边的信号线形成过大的压差，进而破坏存储器的结构，本发明的实施例还在全局电源线GPL[i]的两侧设置浮接线Sfla[i]、Sflb[i]。浮接线Sfla[i]、Sflb[i]的设置，可以稍微减缓具有高电压全局电源线GPL[i]对周边其他信号线可能产生的影响。
请参见图8，其为绘式字符垫WLPad的阶梯结构，说明在三维存储器中设置全局电源线GPL示意图。解多任务电路21通过区块选择线Ssel[i]而电连接于预驱动电路PC[i]，且预驱动电路PC[i]通过全局电源线GPL[i]而电连接于区域驱动模块LMa[i]与区域驱动模块LMb[i]。预驱动电路PC[i]输出电平为第一电源电压Vpp或第二电源电压Vss的预驱动电压Spre[i]至全局电源线GPL[i]。此处假设区域驱动模块LMa[i]包含区域驱动电路LCa[i][1]～LCa[i][5]，且区域驱动模块LMb[i]包含区域驱动电路LCb[i][1]～LCb[i][5]。其中，区域驱动电路LCa[i][1]与区域驱动电路LCb[i][1]共同电连接于阶梯结构中的字符垫WLPad[i][1]；区域驱动电路LCa[i][2]与区域驱动电路LCb[i][2]共同电连接于阶梯结构中的字符垫WLPad[i][2]；其余类推。
如前所述，除了字线WL[1]～WL[K]外，栅极控制线GCL[1]～GCL[M]中的一部分可为串行选择线SSL[1]～SSL[J]与接地选择线GSL[i][1]～GSL[i][P]。在存储器区块Blk[i]的第j个存储器串行ST[i][j]中，包含串行选择晶体管SSM[i][j]、K个存储单元晶体管MC[i][j][1]～MC[i][j][K]，以及一个接地选择晶体管GSM[i][j]。存储单元晶体管MC[i][j][1]～MC[i][j][K]可为浮动栅极晶体管或电荷捕捉元件(charge trapping device)等非挥发性存储器。实际应用时，并不需要限定存储单元晶体管MC[i][j][1]～MC[i][j][K]的类型。
请参见图9，其为进一步绘式全局电源线GPL[i]如何通过栅极控制线GCL，与串行选择晶体管SSM与存储单元晶体管MC相连示意图。此附图简要绘式存储器区块Blk[i]中的晶体管单元与各类接线的关系。
存储器区块Blk[i]包含存储器串行ST[i][1]～ST[i][J]，此处仅以存储器区块Blk[i]中的存储器串行ST[i][j-1]和存储器串行ST[i][j]为例。存储器串行ST[i][j-1]包含：串行选择晶体管SSM[i][j-1]、与字线WL[1]～WL[K]相连的K个存储单元晶体管MC[i][j-1][1]～MC[i][j-1][K]，一个接地选择晶体管GSM[i][j-1]。存储器串行ST[i][j]包含：串行选择晶体管SSM[i][j]、与字线WL[1]～WL[K]相连的K个存储单元晶体管MC[i][j][1]～MC[i][j][K]，接地选择晶体管GSM[i][j]。
据此，存储器区块Blk[i]中的存储器串行ST[i][j](其中，j＝1～J)对应于一个串行选择晶体管SSM[i][j]、K个存储单元晶体管MC[i][j][1]～MC[i][j][K]、以及一个接地选择晶体管GSM[i][j]。存储器区块Blk[i]的不同串行中的接地选择晶体管GSM[i][j-1]、GSM[i][j]的栅极共同连接至P条接地选择线GSL[i][1]～GSL[i][P]。为便于说明，此处假设P＝1。此外，存储器区块Blk[i]的不同串行中的接地选择晶体管GSM[i][j-1]、GSM[i][j]均电连接至同一条共享源极线(common source line)CSL[i]。
另一方面，若P≠1时，则可将J个存储器串行分为P个串行组，其中，J可能大于或等于P。属于同一个串行组的存储器串行中的接地选择晶体管GSM[i][j]的栅极共同连接至同一条接地选择线GSL[i][p]。例如，假设J为偶数且P＝2时，可将J个存储器串行分为2个串行组。其中，第一个串行组包含存储器串行ST[i][1]～ST[i][J/2]；第二个串行组包含存储器串行ST[i][J/2+1]～ST[i][J]。据此，属于存储器串行ST[i][1]～ST[i][J/2]的接地选择晶体管GSM[i][1]～GSM[i][J/2]的栅极共同连接至接地选择线GSL[i][1]；属于存储器串行ST[i][J/2+1]～ST[i][J]的接地选择晶体管GSM[i][J/2+1]～GSM[i][J]的栅极共同连接至接地选择线GSL[i][2]。
另须留意的是，为便于说明晶体管单元与区域驱动电路LCa、LCb之间的连线关系，此处所绘出的存储器串行ST[j-1]、ST[j]的串行选择晶体管SSM的高度并不相同。然而，在存储器的工艺中，存储器串行ST[j-1]、ST[j]的串行选择晶体管SSM的实际高度为等高。
依据存储器串行ST的连接方式不同，闪存可分为两种连接方式：底部源极(bottomsource)串行连接方式与U型(U-turn)串行连接方式。本发明的实施例可任意与采用这两种串行连接方式的闪存搭配使用。如前所述，存储器区块Blk[i]可能包含J个被区分为P组的存储器串行。对底部源极串行连接方式之而言，因为接地选择线GSL位于存储器结构的底层的缘故，在存储器工艺中通常会将存储器串行区分为两组，即，P＝2。另一方面，对U型串行连接而言，可以利用浅刻蚀的方式将接地选择线GSL切成任意不同等分(P可为任意正整数)，可以在工艺中自由地对U型串行连接的存储器串行加以分组。
请参见图10A，其为晶体管采用底部源极串行连接方式示意图。当存储器串行ST采用底部源极串行连接方式时，每一行晶体管组成一个存储器串行ST。此附图包含两个存储器串行ST[j]、ST[j+1]。其中，存储器串行ST[j]包含一个与串行选择线SSL[j]电连接的串行选择晶体管SSM、K个分别与字线WL[j，1]～WL[j，K]电连接的存储单元晶体管MC，以及一个与接地选择线GSL[j，p]电连接的接地选择晶体管GSM[j]；存储器串行ST[j+1]包含一个与串行选择线SSL[j+1]电连接的串行选择晶体管SSM、K个分别与字线WL[j+1，1]～WL[j+1，K]电连接的存储单元晶体管MC，以及一个与接地选择线GSL[j+1，p]电连接的接地选择晶体管GSM[j+1]。在此附图中，与存储器串行ST[j]对应的字线WL[j，1]～WL[j，K]以及与存储器串行ST[j+1]对应的字线WL[j+1，1]～WL[j+1，K]分属于两组不同的字符垫WLpad。同样的，与存储器串行ST[j]对应的接地选择线GSL[j，p]，以及与存储器串行ST[j+1]对应的接地选择线GSL[j+1，p]分属于两个独立的接地选择层GSL。
请参见图10B，其为存储器串行采用底部源极串行连接方式时的存储器结构示意图。字符垫WLPad与接地选择层GSL平行设置，且串行选择线SSL[j]、SSL[j+1]、SSL[j+2]、SSL[j+3]呈现条状交错设置在字符垫WLPad与接地选择层GSL的上方。
请参见图11，其为存储器串行采用底部源极串行连接方式时的一个存储器区块俯视图。存储器区块Blk[i]可包含多个串行选择-字符垫eSSL_WLPad、oSSL_WLPad。其中，串行选择-字符垫eSSL_WLPad用于形成位于偶数行的串行；串行选择-字符垫oSSL_WLPad用于形成位于奇数行的串行。串行选择-字符垫eSSL_WLPad与串行选择-字符垫oSSL_WLPad彼此间以指状结构彼此交错排列。串行选择-字符垫eSSL_WLPad与串行选择-字符垫oSSL_WLPad的交错排列处即为采用底部源极串行连接方式下的区段seg[1]、seg[2]。此外，在存储器区块Blk[i]的上方与下方，分别为共享源极板(CSL plate)，用于连接接地选择晶体管GSM的源极。
请参见图12A，其为设置在存储器区块Blk[i]多条栅极控制线GCL的示意图。如前所述，栅极控制线GCL[i][1]～GCL[i][M]可为串行选择线SSL、字线WL或接地选择线GSL。
请参见图12B，其为设置在存储器区块Blk[i]全局电源线GPL与浮接线的示意图。全局电源线GPL[i]以及浮接线Sfla[i]、Sflb[i]彼此平行设置，且浮接线Sfla[i]、Sflb[i]分别位于全局电源线GPL[i]的两侧。
将图11的存储器区块Blk[i]、图12A的栅极控制线GCL[i][1]～GCL[i][M]，以及图12B的全局电源线GPL[i]与浮接线Sfla[i]、Sflb[i]组合后，即可得到图13所示与存储器区块Blk[i]对应的俯视图。
请参见图14A，其为存储器串行采用U型串行连接方式示意图。当存储器串行采用U型串行连接方式时，每两行的晶体管共同组成一个存储器串行。此附图包含一个存储器串行ST。其中包含一个与串行选择线SSL电连接的串行选择晶体管SSM、K个分别与字线WL[1]～WL[K]电连接的存储单元晶体管MC，一个与接地选择线GSL电连接的接地选择晶体管GSM；以及两个传递晶体管(pass transistor)IWLS、IWLG。传递晶体管IWLS、IWLG并不会用于储存数据，仅用于在存储单元晶体管MC之间传送电位。传递晶体管IWLS、IWLG另可称为反向栅极(inversion gate，简称为IG)或反向字线(inversion word line，简称为IWL)。
串行选择晶体管SSM的控制端电连接于串行选择线SSL、一端电连接于由字线WL[1]控制的存储单元晶体管MC，另一端电连接于位线BL。接地选择晶体管GSM的控制端电连接于接地选择线GSL、一端电连接由字线WL[K]控制的存储单元晶体管MC，另一端电连接于共享源极线CSL。
请参见图14B，其为存储器串行采用U型串行连接方式时的存储器结构示意图。字符垫WLPad与反向栅极层IG平行设置，且串行选择线SSL[j]、SSL[j+1]、SSL[j+2]、SSL[j+3]、接地选择线GSL呈现条状交错设置在字符垫WLPad的上方。此处，接地选择线GSL除了平行于x方向设置外，在其中一侧的y方向也彼此相连。
请参见图15，其为存储器串行采用U型串行连接方式时的一个存储器区块俯视图。存储器区块Blk[i]可包含多个接地-字符垫GSL_WLPad[i][1]、GSL_WLPad[i][2]以及串行-字符垫SSL_WLPad[i][1]。在接地-字符垫GSL_WLPad[i][1]、GSL_WLPad[i][2]、串行-字符垫SSL_WLPad[i][1]之间以指状结构彼此交错排列处即为采用U型串行连接方式下的区段seg[i][1]、seg[i][2]。
将图15所示存储器区块Blk[i]，搭配图12A的栅极控制线GCL[i][1]～GCL[i][M]，以及图12B的全局电源线GPL[i]与浮接线Sfla[i]、Sflb[i]组合后，即可得到图16所示存储器区块Blk[i]相对应的俯视图。
接着，进一步说明将本发明的构想应用于多个存储器区块的情形。根据本发明的实施例，可将多组全局电源线GPL[i]与浮接线Sfla[i]、Sflb[i]相对应地设置在存储器装置的多个存储器区块Blk[1]～Blk[I]。
请参见图17，其为根据本发明实施例的存储器装置，搭配多个存储器区块示意图。此附图可以看出，全局电源线GPL以及浮接线Sfla、Sflb的设置与存储器区块Blk之间的关系。
对存储器区块Blk[i-1]而言，解多任务电路21输出区块选择信号Ssel[i-1]至预驱动电路PC[i-1]，而预驱动电路PC[i-1]电连接于全局电源线GPL[i-1]。全局电源线GPL[i-1]进一步连接至区域驱动模块A LMa[i-1]与区域驱动模块B LMb[i-1]。区域驱动模块ALMa[i]所包含的区域驱动电路LCa[i-1][1]～LCa[i-1][M]，以及区域驱动模块B LMb[i-1]所包含的区域驱动电路LCb[i-1][1]～LCb[i-1][M]分别通过栅极控制线GCL[i-1][1]～GCL[i-1][M]提供电压至晶体管单元的栅极。
对存储器区块Blk[i]而言，解多任务电路21输出区块选择信号Ssel[i]至预驱动电路PC[i]，而预驱动电路PC[i]电连接于全局电源线GPL[i]。全局电源线GPL[i]进一步连接至区域驱动模块A LMa[i]与区域驱动模块B LMb[i]。区域驱动模块A LMa[i]所包含的区域驱动电路LCa[i][1]～LCa[i][M]，以及区域驱动模块B LMb[i]所包含的区域驱动电路LCb[i][1]～LCb[i][M]分别通过栅极控制线GCL[i][1]～GCL[i][M]提供电压至晶体管单元的栅极。
此外，区域驱动模块A LMa[i-1]中的区域驱动电路LCa[i-1][1]～LCa[i-1][M]的源极，分别电连接于全局源极线Sgps[1]～Sgps[M]；区域驱动模块A LMa[i]中的区域驱动电路LCa[i][1]～LCa[i][M]的源极，分别电连接于全局源极线Sgps[1]～Sgps[M]。另一方面，区域驱动模块B LMb[i-1]中的区域驱动电路LCb[i-1][1]～LCb[i-1][M]的源极，分别电连接于全局源极线Sgps[1]～Sgps[M]；区域驱动模块B LMb[i]中的区域驱动电路LCb[i][1]～LCb[i][M]的源极，分别电连接于全局源极线Sgps[1]～Sgps[M]。根据本发明的实施例，区域驱动模块A、B内的区域驱动电路LCa、LCb的漏极均为浮接，且其电位最终将与源极相等。
接着，以图18A、18B绘式将本发明的实施例应用于多个存储器区块时的俯视图。由图12～13、15～16可以看出，存储器区块采用底部源极串行连接方式，或是采用U型串行连接方式时，虽然就串行选择线SSL、共享源极线CSL、接地选择线GSL的位置与连接关系稍有差异，但就字符垫与串行选择线SSL的位置与相对关系而言均类似。故此处仅以采用U型串行连接方式的多个存储器区块Blk为例。
请参见图18A，其为多个采用U型串行连接方式的存储器区块俯视图。此附图的存储器区块Blk[1]～Blk[I]各自具有多个区段与字符垫。例如，存储器区块Blk[1]包含接地-字符垫GSL_WLPad[1][1]、GSL_WLPad[1][2]、GSL_WLPad[1][3]以及串行-字符垫SSL_WLPad[1][1]、SSL_WLPad[1][2]。若属于同一个存储器串行的晶体管单元排列为U型串列连接方式时，这些接地-字符垫GSL-WLPad与串行-字符垫SSL_WLPad彼此交错设置。在这些接地-字符垫GSL_WLPad[i][1]、GSL_WLPad[i][2]与串行-字符垫SSL_WLPad[i][1]之间形成区段seg。例如，存储器区块Blk[1]中包含区段seg[1][1]、seg[1][2]、seg[1][3]、seg[1][4]。
请参见图18B，将图18A的存储器区块，搭配控制线GCL、全局电源线GPL与浮接线Sfla、Sflb示意图。此附图说明全局电源线GPL[i]与浮接线Sfla[i]、Sflb[i]与存储器区块Blk[i]，i＝1～I之间的对应关系。例如，针对存储器区块BLK[1]设置全局电源线GPL[1]与浮接线Sfla[1]、Sflb[1]；针对存储器区块BLK[2]设置全局电源线GPL[2]与浮接线Sfla[2]、Sflb[2]；针对存储器区块BLK[I]设置全局电源线GPL[I]与浮接线Sfla[I]、Sflb[I]。
根据本发明的构想，针对同一个存储器区块BLK[i]中的栅极控制线GCL[i][1]～GCL[i][M]，设置一条全局电源线GPL[i]以及两条浮接线Sfla[i]、Sflb[i]。其中，栅极控制线GCL[i][1]～GCL[i][M]可能是串行选择线SSL[i][1]～SSL[i][J]、字线WL[i][1]～WL[i][K]或接地选择线GSL[i][1]～GSL[i][P]。与栅极控制线GCL[i][1]～GCL[i][M]相连的晶体管单元在各列的数量，会依据栅极控制线GCL[i][1]～GCL[i][M]的不同而异。栅极控制线GCL[i][m]为串行选择线SSL时，与其相连的串行选择晶体管SSM的数量为“1”；栅极控制线GCL[i][m]为接地选择线GSL[i][1]～GSL[i][P]时，与P条接地选择线分别相连的接地选择晶体管GSM的数量为“J/P”个。若以N代表存储器区块Blk[i]中的位线BL的数量，则栅极控制线GCL[i][m]为字线WL[i][k]时，与其相连的存储单元晶体管MC的数量为“N”。
综上所述，本发明可通过设置全局电源线GPL[1]、GPL[2]...GPL[I]的方式，达到快速提升被选取存储器区块的栅极控制线GCL的电压的效果。换言之，原本因为字符垫面积增加所引发的电阻电容延迟的现象，可通过此种补偿方式而降低其影响。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。