阅读说明：本技术 具有u型分离栅的低栅电荷功率mosfet器件及其制造方法 (Low-grid charge power MOSFET device with U-shaped separation grid and manufacturing method thereof ) 是由 乔明 董仕达 王正康 王卓 张波 于 2020-05-29 设计创作，主要内容包括：本发明提供一种具有U型分离栅的低栅电荷功率MOSFET器件及其制造方法,包括第一导电类型衬底,第一导电类型衬底上表面有第一导电类型外延层,第一导电类型外延层内有槽结构,槽结构中包含控制栅电极与分离栅电极,第一导电类型外延层上方为第二导电类型阱区,第二导电类型阱区内部上方为第二导电类型重掺杂区,控制栅电极与第二导电类型阱区由栅介质层隔开,第二导电类型阱区上方为第一导电类型重掺杂源区,本发明减小了分离栅电极与控制栅电极的耦合面积,增大了分离栅电极与控制栅电极的耦合距离,从而降低了分离栅电极与控制栅电极之间的耦合电容即栅源电容,从而实现高开关速度与低开关损耗的目标。(The invention provides a low-gate charge power MOSFET device with a U-shaped separation gate and a manufacturing method thereof, and the low-gate charge power MOSFET device comprises a first conduction type substrate, wherein a first conduction type epitaxial layer is arranged on the upper surface of the first conduction type substrate, a groove structure is arranged in the first conduction type epitaxial layer, a control gate electrode and a separation gate electrode are contained in the groove structure, a second conduction type well region is arranged above the first conduction type epitaxial layer, a second conduction type heavily doped region is arranged above the second conduction type well region, the control gate electrode and the second conduction type well region are separated by a gate dielectric layer, and a first conduction type heavily doped source region is arranged above the second conduction type well region. Thereby achieving the goals of high switching speed and low switching loss.)

具有U型分离栅的低栅电荷功率MOSFET器件及其制造方法

技术领域

本发明属于半导体技术领域，具体涉及一种具有U型分离栅的低栅电荷功率MOSFET器件及其制造方法。

背景技术

Kenya Kobayashi等人的文章“100-V Class Two-step-oxide Field-PlateTrench MOSFET to Achieve Optimum RESURF Effect and Ultralow On-resistance”中提出了一种双阶分离栅Trench MOSFET，其作用可以极大的优化槽结构与槽结构之间的的电场，从而可以提高耐压或在保持相同耐压下提高掺杂，进而降低导通电阻。然而，功率管理系统要求功率半导体器件具有低的寄生电容，以降低器件的开关损耗，Kenya Kobayashi等人的文章中所提出结构的分离栅与控制栅有较大的耦合面积，将导致栅电荷增加，进而降低开关时间，增加开关损耗。

因此，针对以上问题，有必要降低Kenya Kobayashi等人提出结构的大栅电荷问题，本发明的实施例就是在这种背景下出现的。

发明内容

本发明提供一种具有U型分离栅的低栅电荷功率MOSFET器件及其制造方法，KenyaKobayashi等人提出的结构如图1所示，其分离栅顶部较大的面积与控制栅相耦合，将导致栅源电容增加，进而导致输入电容增加，进一步地将导致开关速度变慢，开关损耗增加等问题。本发明如图2所示，在Kenya Kobayashi等人提出的基础结构上将分离栅上半部分挖空，做成U型分离栅，这种结构，减小了分离栅电极与控制栅电极的耦合面积，同时，增大了分离栅电极与控制栅电极的耦合距离，从而降低了分离栅电极与控制栅电极之间的耦合电容即栅源电容，从而实现高开关速度与低开关损耗的目标，形成具有U型分离栅的低栅电荷功率MOSFET器件。

为实现上述发明目的，本发明的技术方案如下：

一种具有U型分离栅的低栅电荷功率MOSFET器件，包括第一导电类型衬底10，第一导电类型衬底10上表面有第一导电类型外延层11，第一导电类型外延层11内有槽结构12，槽结构12中包含控制栅电极15与分离栅电极14，其中控制栅电极15位于槽结构12的上半部分，分离栅电极14位于槽结构12的下半部分，控制栅电极15与分离栅电极14被第二介质层132与第三介质层133隔开，第三介质层133位于第二介质层132上方，分离栅电极14与第一导电类型外延层11之间由第一介质层131隔开，第一导电类型外延层11上方为第二导电类型阱区16，第二导电类型阱区16内部上方为第二导电类型重掺杂区18，控制栅电极15与第二导电类型阱区16由栅介质层134隔开，第二导电类型阱区16上方为第一导电类型重掺杂源区19，在第一导电类型重掺杂源区19与第二导电类型重掺杂区18内打孔引出金属20，金属20与控制栅电极15之间由第四介质层135隔开。

作为优选方式，分离栅电极14的下半部分为纵向的直线型分离栅，上半部分为U型分离栅。

作为优选方式，所述器件由下述制造方法制备得到：

1)在外延层上形成一系列的槽结构，在槽结构内壁形成第一介质层；

2)在槽结构内淀积重掺杂多晶硅，使重掺杂多晶硅填满槽内；

3)刻蚀步骤2)所淀积的重掺杂多晶硅；

4)刻蚀第一介质层，槽结构内侧壁仍保留一部分第一介质层不被刻蚀掉；

6)淀积重掺杂多晶硅，使上部分重掺杂多晶硅为U型，U型中间仍留有空隙不被填充；

7)在槽结构内形成第二介质层，不留空隙；

8)刻蚀第二介质层，U型结构中仍保留一部分第二介质层不被刻蚀掉；

9)刻蚀步骤6)所淀积的重掺杂多晶硅，形成最终的U型重掺杂多晶硅结构；

10)在槽结构内形成第三介质层，不留空隙；

11)刻蚀第一介质层、第二介质层与第三介质层，使其上表面高于U型重掺杂多晶硅上表面；

12)形成栅介质层，淀积并刻蚀重掺杂多晶硅，形成控制栅电极；

13)形成第二导电类型阱区与第一导电类型重掺杂源区，形成第四介质层，在第一导电类型重掺杂源区与第二导电类型阱区内打孔，形成第二导电类型重掺杂区，注入金属并引出电位。

作为优选方式，在步骤4)和步骤6)之间还包括步骤5)：

5)刻蚀步骤3)刻蚀完毕之后的重掺杂多晶硅，使重掺杂多晶硅的上表面不高于步骤4)中第一介质层刻蚀完毕之后第一介质层的下表面。

作为优选方式，在步骤4)和步骤6)之间还包括步骤5)：

步骤5)通过氧化过程，使重掺杂多晶硅的上表面不高于步骤4)中第一介质层刻蚀完毕之后第一介质层的下表面。

作为优选方式，第三介质层133为低K介质。

作为优选方式，第二介质层132为低K介质。

作为优选方式，第一介质层131为低K介质。

为实现上述发明目的，本发明还提供一种具有U型分离栅的低栅电荷功率MOSFET器件，包括第一导电类型衬底10，第一导电类型衬底10上表面有第一导电类型外延层11，第一导电类型外延层11内有槽结构12，槽结构12中包含控制栅电极15与中空的U型分离栅电极14，其中控制栅电极15位于槽结构12的上半部分，中空的U形分离栅电极14位于槽结构12的下半部分，控制栅电极15与中空的U形分离栅电极14被第一介质层131隔开，中空的U形分离栅电极14与第一导电类型外延层11之间由第一介质层131隔开，第一导电类型外延层11上方为第二导电类型阱区16，第二导电类型阱区16内部上方为第二导电类型重掺杂区18，第二导电类型阱区16上方为第一导电类型重掺杂源区19，在第一导电类型重掺杂源区19与第二导电类型重掺杂区18内打孔引出金属20，金属20与控制栅电极15之间由第四介质层135隔开。

为实现上述发明目的，本发明还提供一种具有U型分离栅的低栅电荷功率MOSFET器件的制造方法，包括如下步骤：

1)在外延层上形成一系列的槽结构，在槽结构内壁形成第一介质层；

2)在槽结构内淀积重掺杂多晶硅，使重掺杂多晶硅填满槽内；

3)刻蚀步骤2)所淀积的重掺杂多晶硅；

4)刻蚀第一介质层，槽结构内侧壁仍保留一部分第一介质层不被刻蚀掉；

5)通过刻蚀或氧化步骤3)刻蚀完毕之后的重掺杂多晶硅，使重掺杂多晶硅的上表面不高于步骤4)中第一介质层刻蚀完毕之后第一介质层的下表面；

6)淀积重掺杂多晶硅，使上部分重掺杂多晶硅为U型，U型中间仍留有空隙不被填充；

7)在槽结构内形成第二介质层，不留空隙；

8)刻蚀第二介质层，U型结构中仍保留一部分第二介质层不被刻蚀掉；

9)刻蚀步骤6)所淀积的重掺杂多晶硅，形成最终的U型重掺杂多晶硅结构；

10)在槽结构内形成第三介质层，不留空隙；

11)刻蚀第一介质层、第二介质层与第三介质层，使其上表面高于U型重掺杂多晶硅上表面；

12)形成栅介质层，淀积并刻蚀重掺杂多晶硅，形成控制栅电极；

13)形成第二导电类型阱区与第一导电类型重掺杂源区，形成第四介质层，在第一导电类型重掺杂源区与第二导电类型阱区内打孔，形成第二导电类型重掺杂区，注入金属并引出电位。

本发明的有益效果为：在Kenya Kobayashi等人提出的基础结构上将分离栅上半部分挖空，做成U型分离栅，这种结构，减小了分离栅电极与控制栅电极的耦合面积，同时，增大了分离栅电极与控制栅电极的耦合距离，从而降低了分离栅电极与控制栅电极之间的耦合电容即栅源电容，从而实现高开关速度与低开关损耗的目标，形成具有U型分离栅的低栅电荷功率MOSFET器件。

附图说明

图1为Kenya Kobayashi等人提出的基础结构。

图2为本发明所提出的一种具有U型分离栅的低栅电荷功率MOSFET器件。

图3为本发明所提出的一种具有U型分离栅的低栅电荷功率MOSFET器件制造方法，顺序为从左至右，从上至下。

图4为本发明结构与Kenya Kobayashi等人提出的基础结构在第二导电类型阱区浓度5e16cm^-3以及第一导电类型外延层浓度6.5e16 cm^-3的情况下栅极电压与充电时间曲线的对比图，由图可得，本发明结构在充电时间上有明显降低。

图5为实施例所提出结构，该结构与本发明结构的区别为分离栅电极与控制栅电极之间的介质层为低K介质层，可以进一步降低栅源电容。

图6为实施例所提出结构，该结构与本发明结构的区别为U型分离栅电极内部填满低K介质层，可以进一步降低栅源电容。

图7为实施例所提出结构，该结构与本发明结构的区别为整个分离栅电极由低K介质包围，可进一步降低栅源电容与源漏电容。

图8为实施例所提出结构，该结构与本发明结构的区别为其分离栅电极为中空的梯形形状，可以进一步降低控制栅电极与分离栅电极之间的耦合面积，增加耦合距离，从而进一步降低栅源电容。

10为第一导电类型衬底，11为第一导电类型外延层，12为槽结构，131为第一介质层，132为第二介质层，133为第三介质层，134为栅介质层，135为第四介质层，14为分离栅电极，15为控制栅电极，16为第二导电类型阱区，18为第二导电类型重掺杂区，19为第一导电类型重掺杂源区，20为金属。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

实施例1

如图2所示，一种具有U型分离栅的低栅电荷功率MOSFET器件，包括第一导电类型衬底10，第一导电类型衬底10上表面有第一导电类型外延层11，第一导电类型外延层11内有槽结构12，槽结构12中包含控制栅电极15与分离栅电极14，其中控制栅电极15位于槽结构12的上半部分，分离栅电极14位于槽结构12的下半部分，控制栅电极15与分离栅电极14被第二介质层132与第三介质层133隔开，第三介质层133位于第二介质层132上方，分离栅电极14与第一导电类型外延层11之间由第一介质层131隔开，第一导电类型外延层11上方为第二导电类型阱区16，第二导电类型阱区16内部上方为第二导电类型重掺杂区18，控制栅电极15与第二导电类型阱区16由栅介质层134隔开，第二导电类型阱区16上方为第一导电类型重掺杂源区19，在第一导电类型重掺杂源区19与第二导电类型重掺杂区18内打孔引出金属20，金属20与控制栅电极15之间由第四介质层135隔开。

分离栅电极14的下半部分为纵向的直线型分离栅，上半部分为U型分离栅。

所述器件由下述制造方法制备得到：

1)在外延层上形成一系列的槽结构，在槽结构内壁形成第一介质层；

2)在槽结构内淀积重掺杂多晶硅，使重掺杂多晶硅填满槽内；

3)刻蚀步骤2)所淀积的重掺杂多晶硅；

4)刻蚀第一介质层，槽结构内侧壁仍保留一部分第一介质层不被刻蚀掉；

5)通过刻蚀或氧化步骤3)刻蚀完毕之后的重掺杂多晶硅，使重掺杂多晶硅的上表面不高于步骤4)中第一介质层刻蚀完毕之后第一介质层的下表面。

6)淀积重掺杂多晶硅，使上部分重掺杂多晶硅为U型，U型中间仍留有空隙不被填充；

7)在槽结构内形成第二介质层，不留空隙；

8)刻蚀第二介质层，U型结构中仍保留一部分第二介质层不被刻蚀掉；

9)刻蚀步骤6)所淀积的重掺杂多晶硅，形成最终的U型重掺杂多晶硅结构；

10)在槽结构内形成第三介质层，不留空隙；

11)刻蚀第一介质层、第二介质层与第三介质层，使其上表面高于U型重掺杂多晶硅上表面；

12)形成栅介质层，淀积并刻蚀重掺杂多晶硅，形成控制栅电极；

13)形成第二导电类型阱区与第一导电类型重掺杂源区，形成第四介质层，在第一导电类型重掺杂源区与第二导电类型阱区内打孔，形成第二导电类型重掺杂区，注入金属并引出电位。

实施例2

如图5所示，本实施例与实施例1所述结构不同之处在于：第三介质层133为低K介质可以进一步降低栅源电容。

实施例3

如图6所示，本实施例与实施例1的区别为：第二介质层132为低K介质，可以进一步降低栅源电容。

实施例4

如图7所示，本实施例与实施例1的区别为：第一介质层131为低K介质，可进一步降低栅源电容与源漏电容。

实施例5

如图8所示，本实施例提供一种具有U型分离栅的低栅电荷功率MOSFET器件，包括第一导电类型衬底10，第一导电类型衬底10上表面有第一导电类型外延层11，第一导电类型外延层11内有槽结构12，槽结构12中包含控制栅电极15与中空的U型分离栅电极14，其中控制栅电极15位于槽结构12的上半部分，中空的U形分离栅电极14位于槽结构12的下半部分，控制栅电极15与中空的U形分离栅电极14被第一介质层131隔开，中空的U形分离栅电极14与第一导电类型外延层11之间由第一介质层131隔开，第一导电类型外延层11上方为第二导电类型阱区16，第二导电类型阱区16内部上方为第二导电类型重掺杂区18，第二导电类型阱区16上方为第一导电类型重掺杂源区19，在第一导电类型重掺杂源区19与第二导电类型重掺杂区18内打孔引出金属20，金属20与控制栅电极15之间由第四介质层135隔开。

本实施例与实施例1的区别为其分离栅为中空的U型形状，而没有下方纵向的直线分离栅部分，可以进一步降低控制栅电极与分离栅电极之间的耦合面积，增加耦合距离，从而进一步降低栅源电容。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。