阅读说明：本技术 电压校准电路、半导体存储结构及其电压校准方法 (Voltage calibration circuit, semiconductor memory structure and voltage calibration method thereof ) 是由 沈灵 蒋宇 段杰斌 严慧婕 李志芳 温建新 于 2020-03-20 设计创作，主要内容包括：本发明提供了一种电压校准电路、半导体存储结构及其电压校准方法,通过调节第一可调电阻及第二可调电阻的电阻值即可将所述运算放大器的输出端输出的电压校准到理想电压范围,调节方式简单可控；第一可调电阻及第二可调电阻分成两步调节,并且分别以第一信号和第二信号翻转作为调节结束的标准,判断简单；对于大规模量产的产品,可以针对不同的工艺环境,在出厂前提前对产品的输出电压进行调整,使得产品的输出功能始终能够处在合理的范围内,消除了产品中的其他电路模块对于工艺漂移造成的设计上的压力。(The invention provides a voltage calibration circuit, a semiconductor storage structure and a voltage calibration method thereof, wherein the voltage output by the output end of an operational amplifier can be calibrated to an ideal voltage range by adjusting the resistance values of a first adjustable resistor and a second adjustable resistor, and the adjustment mode is simple and controllable; the first adjustable resistor and the second adjustable resistor are adjusted in two steps, and the first signal and the second signal are respectively turned over to be used as the standard for finishing adjustment, so that the judgment is simple; for products of large-scale mass production, the output voltage of the products can be adjusted in advance before leaving a factory according to different process environments, so that the output function of the products can be in a reasonable range all the time, and the pressure of other circuit modules in the products on the design caused by process drift is eliminated.)

电压校准电路、半导体存储结构及其电压校准方法

技术领域

本发明涉及集成电路设计技术领域，尤其是一种电压校准电路、半导体存储结构及其电压校准方法。

背景技术

人工智能的发展对运算能力提出了越来越高的需求，现有的深度神经网络 (DeepNeural Networks，DNN)、卷积神经网络(ConVolutional Neural Networks， CNN)以及脉冲神经网络(Spiking Neuron Networks，SNN)等各类人工智能算法和架构的处理数据的规模和精度和功耗要求越来越高。为了提高运算准确度，往往需要多比特的数据用于存储单个输入信号。在神经网络内，将信号与权重相乘再进行求和的运算，占据了整个运算的相当高的比例，这就意味着，如果过在传统的计算体系架构中处理这些乘加运算，由于运算和存储的分离，会存在大量的对数据和权重的重复调用，造成运算在时间和功耗上的损失。

近年来，随着基于电阻高低存储数据的新型存储器的发展，在模拟信号的输入条件下，将存储器的电导作为权重，输入电压作为输入数据信号，最终在一条统一的输出线上得到一个求和的电流值，那么该电流输出值与乘加运算的最终结果成线性比例关系，便可以通过合理的电路处理得到乘加输出值。如果采用这种方式，大量的运算便可以在阵列内完成，即实现了存算一体，可以显著的提高神经网络的速度并且可以降低功耗。

图1为现有的存算一体的半导体存储结构的部分电路图。如图1所示，所述半导体存储结构包括存储阵列及运算放大器，所述存储阵列包括至少一列存储单元，每列存储单元中包括若干存储单元。所述存储单元包括阻变存储器R1 及开关管Q1，所述阻变存储器Q1的一端用于输入对应的输入电压V1，另一端与所述开关管Q1的一端连接；一列存储单元的所有所述开关管Q1的另一端连接后连接至所述运算放大器OTA1的反向输入端，所述运算放大器OTA1的正向输入端用于输入参考电压Vref1。一反馈电阻Rf连接所述运算放大器OTA1的反向输入端及输出端，从而形成负反馈，所述运算放大器OTA1通过参考电压Vrefl的调节，将一列存储单元输出的电流值按照线性关系转换成电压值，最终将电压值作为输出参与计算。如果所述存储阵列是理想的，那么在每列存储单元连接运算放大器OTA1输出的电压会存在一个共同的最高值和最低值，可以将这个最高值和最低值作为理想输出范围。但是，在实际存储阵列的工艺制造中，往往只能保证在一块区域内的存储单元性能一致，对于不同的芯片或者不同晶圆上的存储阵列，性能可能存在偏差。那么在不同芯片上的存储阵列的输出电压便会偏离既定的理想电压范围，这将导致输出结果的饱和或者失真。所以，为了解决电压偏移这个问题，需要在半导体存储结构中设计额外的电压校准电路，让存储阵列输出的电压可以维持在理想电压范围。

发明内容

本发明的目的在于提供一种电压校准电路、半导体存储结构及其电压校准方法，可以校准存储阵列输出的电压，使得存储阵列的输出电压始终处在理想电压范围内。

为了达到上述目的，本发明提供了一种电压校准电路，与一列存储单元连接，一列存储单元包括若干个存储单元，所述存储单元包括阻变存储器及开关管，所述阻变存储器的一端用于输入对应的输入电压，另一端连接所述开关管的一端，所述电压校准电路包括运算放大器、第一可调电阻、第二可调电阻及保护电阻；

其中，一列存储单元中所有开关管的另一端连接后连接至所述运算放大器的反向输入端，所述第一可调电阻的一端连接所述运算放大器的反向输入端，另一端连接所述运算放大器的输出端，所述保护电阻的一端用于输入参考电压，另一端连接所述运算放大器的正向输入端，所述第二可调电阻的一端连接所述运算放大器的正向输入端，另一端接地；通过调节所述第一可调电阻及所述第二可调电阻的电阻值以将所述运算放大器的输出端输出的电压校准为理想电压范围。

可选的，将一列存储单元中的存储单元按顺序编号为1...N，N为大于1的整数，所述运算放大器的输出端输出的电压V_O满足如下公式：

其中，i为所述存储单元的编号，i∈[1，N]，R_i为编号为i的存储单元的阻变存储器的电阻值，R_{f_bank}为所述第一可调电阻的电阻值，R_{r2_bank}为所述第二可调电阻的电阻值，R_r1为所述保护电阻的电阻值，V_ref为所述参考电压的电压值，V_i为编号为i的存储单元对应的输入电压。

可选的，所述理想电压范围为(V_{O_Min}～V_{O_Max})，调整所述第一可调电阻的电阻值，使得所述运算放大器的输出端输出的电压的最大值与最小值的差值等于 V_{O_Max}-V_{O_Min}；调整所述第二可调电阻的电阻值，使得所述运算放大器的输出端输出的电压的最大值等于V_{O_Max}，且所述运算放大器的输出端输出的电压的最小值等于V_{O_Min}。

本发明还提供了一种半导体存储结构，包括：

存储阵列，包括多列存储单元，多列存储单元中包括至少两列第一存储单元及至少一列第二存储单元；

多个所述的电压校准电路，与每列第一存储单元及每列第二存储单元对应连接；

第一比较电路，用于比较两列第一存储单元对应的电压校准电路输出的电压的差值与第一设定值的大小，并输出第一信号；

第二比较电路，用于比较任一列第一存储单元对应的电压校准电路输出的电压与第二设定值的大小，并输出第二信号；

逻辑处理电路，用于向所述第一存储单元对应的电压校准电路输入第三信号和第四信号，并且在所述第一信号和所述第二信号翻转时，将对应的所述第三信号和所述第四信号输入所述第二存储单元对应的电压校准电路中，其中，所述第三信号用于调节第一可调电阻的电阻值，所述第四信号用于调节所述第二可调电阻的电阻值。

可选的，所述第一比较电路包括第一比较器、第一电阻、第二电阻、第三电阻及第四电阻；

所述第一比较器的正向输入端连接所述第一电阻及所述第二电阻的一端，所述第一电阻的另一端连接一列第一存储单元对应的电压校准电路的输出端，所述第二电阻的另一端接地；

所述第一比较器的反向输入端连接所述第三电阻及所述第四电阻的一端，所述第三电阻的另一端连接另一列第一存储单元对应的电压校准电路的输出端，所述第四电阻的另一端用于输入所述第一设定电压。

可选的，所述第二比较电路包括第二比较器，所述第二比较器的正向输入端连接任一列第一存储单元对应的电压校准电路的输出端，所述第二比较器的反向输入端用于输入所述第二设定电压。

可选的，所述第二存储单元输出的理想电压范围为(V_{O_Min}～V_{O_Max})，所述第一设定电压等于V_{O_Max}-V_{O_Min}；所述第二设定电压为V_{O_Min}或V_{O_Max}。

可选的，所述逻辑处理电路包括逻辑控制器及存储器；

所述逻辑控制器逐次向所述第一存储单元对应的电压校准电路输入不同的第三信号和第四信号，直至所述第一信号和所述第二信号翻转，所述存储器存储所述第一信号和所述第二信号翻转时对应的第三信号和第四信号，并将所述第三信号和第四信号输入所述第二存储单元对应的电压校准电路中。

本发明还提供了一种所述半导体存储结构的电压校准方法，包括：

将第一存储单元对应的电压校准电路中的第一可调电阻和第二可调电阻的电阻值调节为最小值，将一列第一存储单元中的阻变存储器的电阻值调节为最大值，另一列第一存储单元中的阻变存储器的电阻值调节为最小值；

开启第一比较电路并关闭第二比较电路，所述第一比较电路输出第一信号，逻辑处理电路输出不同的第三信号以逐次增加所述第一可调电阻的电阻值，直至所述第一信号翻转；

开启所述第二比较电路并关闭所述第一比较电路，所述第二比较电路输出第二信号，逻辑处理电路输出不同的第四信号以逐次增加所述第二可调电阻的电阻值，直至所述第二信号翻转；

将所述第一信号翻转时对应的第三信号以及所述第二信号翻转时对应的第四信号输入第二存储单元对应的电压校准电路中。

可选的，所述第三信号和所述第四信号均为对应不同电阻值的数字编码；

所述逻辑处理电路输出不同的第三信号以逐次增加所述第一可调电阻的电阻值，直至所述第一信号翻转的步骤包括：

所述逻辑处理电路向所述第一可调电阻输入数字编码，当所述第一信号未翻转时，所述逻辑处理电路改变数字编码的值并再次输入所述第一可调电阻中，直至所述第一信号翻转；

所述逻辑处理电路输出不同的第四信号以逐次增加所述第二可调电阻的电阻值，直至所述第二信号翻转的步骤包括：

所述逻辑处理电路向所述第二可调电阻输入数字编码，当所述第二信号未翻转时，所述逻辑处理电路改变数字编码的值并再次输入所述第二可调电阻中，直至所述第一信号翻转。

本发明具有如下有益效果：

(1)通过调节第一可调电阻及第二可调电阻的电阻值即可将所述运算放大器的输出端输出的电压校准到理想电压范围，调节方式简单可控；

(2)第一可调电阻及第二可调电阻分成两步调节，并且分别以第一信号和第二信号翻转作为调节结束的标准，判断简单；

(3)对于大规模量产的产品，可以针对不同的工艺环境，在出厂前提前对产品的输出电压进行调整，使得产品的输出功能始终能够处在合理的范围内，消除了产品中的其他电路模块对于工艺漂移造成的设计上的压力。

附图说明

图1现有的存算一体的半导体存储结构的部分电路图；

图2本发明实施例提供的电压校准电路的电路图；

图3本发明实施例提供的半导体存储结构的整体电路图；

图4本发明实施例提供的半导体存储结构的局部电路图；

图5a本发明实施例提供的第一比较电路的电路图；

图5b本发明实施例提供的第二比较电路的电路图；

图6为本发明实施例提供的半导体存储结构的电压校准方法的流程图；

其中，附图标记为：

V1-输入电压；R1-阻变存储器；Q1-开关管；OTA1-运算放大器；Rf-反馈电阻；Vref1-参考电压；

V2-输入电压；R2-阻变存储器；Q2-开关管；OTA2-运算放大器；R3-第一可调电阻；R4-第二可调电阻；Vref2-参考电压；R5-保护电阻；Vo-运算放大器的输出电压；R6-第一电阻；R7-第二电阻；R8-第三电阻；R9-第四电阻；

COMP1-第一放大器；COMP2-第二放大器；Cell-存储单元；Logical Processor- 逻辑控制器；Memory-存储器；S1-第一信号；S2-第二信号；S3-第三信号；S4- 第四信号；V_Δ-第一设定电压；V_a-第二设定电压；Mea1-第一电压校准电路；Mea2- 第二电压校准电路；Mea3-第三电压校准电路。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。

图2为本发明实施例提供的电压校准电路的电路图。如图2所示，所述电压校准电路与一列存储单元连接，一列存储单元包括若干个存储单元(一个、两个或多个均可)，每个所述存储单元包括阻变存储器R2及开关管Q2，所述阻变存储器R2的一端用于输入对应的输入电压V2，另一端连接所述开关管Q2 的一端。所述电压校准电路包括运算放大器OTA2、第一可调电阻R3、第二可调电阻R4及保护电阻R5，一列存储单元中所有开关管Q2的另一端连接后连接至所述运算放大器OTA2的反向输入端，以将一列存储单元中的所有存储单元输出的电流叠加后输入所述运算放大器OTA2的反向输入端。所述第一可调电阻R3的一端连接所述运算放大器OTA2的反向输入端，另一端连接所述运算放大器OTA2的输出端，从而作为所述运算放大器OTA2的反馈电阻。所述保护电阻R5的一端用于输入参考电压Vref2，另一端连接所述运算放大器OTA2的正向输入端，所述第二可调电阻R4的一端连接所述运算放大器OTA2的正向输入端，另一端接地。

应理解，通常存储单元具有存储区及用于控制所述存储区的外围区，所述存储区及所述外围区均具有开关管，本实施例中的开关管是位于所述存储区中的开关管。

所述阻变存储器R2具有正端和负端，当电流从所述阻变存储器R2的正端流向负端时，所述阻变存储器R2从高阻态转换为低阻态；反之，当电流从所述阻变存储器R2的负端流向正端时，所述阻变存储器R2从低阻态转换为高阻态。本实施例中，所述阻变存储器R2的正端用于输入对应的输入电压V2，负端与所述开关管Q2的一端连接。应理解，所述阻变存储器R2的正端和负端不限于是图2中的连接方式，还可以是所述阻变存储器R2的正端与所述开关管Q2的一端连接，所述负端用于输入对应的输入电压V2，本发明不作限制。

本实施例中，所述阻变存储器R2的一端输入的输入电压V2的电压值可以不同。

为了便于描述，将一列存储单元中的若干存储单元从左到右按顺序编号为 1...N(N为大于1的整数)，图2中示意性展示了编号为1、2和N的存储单元。在这种接法下，所述电压校准电路的输出电压(也就是所述运算放大器OTA2 的输出端输出的电压V_O)满足如下公式：

其中，i为所述存储单元的编号，i∈[1，N]，R_i为编号为i的存储单元的阻变存储器R2的电阻值，R_{f_bank}为所述第一可调电阻R3的电阻值，R_{r2_bank}为所述第二可调电阻R4的电阻值，R_r1为所述保护电阻R5的电阻值，V_ref为所述参考电压Vref2的电压值，V_i为编号为i的存储单元对应的输入电压。

由于工艺原因，所述阻变存储器R2的各项参数可能会存在一定偏差，导致所述电压校准电路的输出电压具有处于电压范围(V_OL～V_OH)内。而所述电压校准电路的输出电压的理想电压范围为(V_{O_Min}～V_{O_Max})，这个电压范围(V_OL～V_OH)可能不在理想电压范围(V_{O_Min}～V_{O_Max})内，所以需要进行校准。

本实施例中，通过分析公式(1)可知，在所述阻变存储器的电阻值、输入电压V2以及保护电阻的电阻值一定的情况下，所述运算放大器OTA2的输出端输出的电压Vo与所述第一可调电阻R3及所述第二可调电阻R4的电阻值有关。可见，通过调节所述第一可调电阻R3及所述第二可调电阻R4的电阻值即可以将所述运算放大器OTA2的输出端输出的电压V_O校准到理想电压范围。

具体的，可以采用两步调节的方法，第一步调节步骤为：在第二可调电阻 R4的电阻值固定的情况下，调节所述第一可调电阻R3的电阻值，使得电压范围(V_OL～V_OH)的宽度与所述理想电压范围(V_{O_Min}～V_{O_Max})的宽度一致，调节后V_OH与V_OL差值等于V_{O_Max}与V_{O_Min}的差值，即V_OH～V_OL＝V_{O_Max}-V_{O_Min}。第二步调节步骤为：在所述第一可调电阻R3的电阻值固定的情况下，调节所述第二可调电阻R4的电阻值，使得电压范围(V_OL～V_OH)中的某个端点与所述理想电压范围(V_{O_Min}～V_{O_Max}) 中对应的端点相等，调节后V_OH等于V_{O_Max}，V_OL等于V_{O_Min}，这样一来即可将所述电压范围(V_OL～V_OH)校准为所述理想电压范围(V_{O_Min}～V_{O_Max})。

基于此，图3为本实施例提供的半导体存储结构的整体电路图。如图3所示，本实施例提供了一种半导体存储结构，包括存储阵列、多个所述电压校准电路、第一比较电路、第二比较电路及逻辑处理电路。所述存储阵列包括多列存储单元，其中每列存储单元中均具有若干个存储单元Cell，一列存储单元对应连接一个所述电压校准电路。

具体的，多列存储单元中包括两列第一存储单元(图3中的第一列和第二列存储单元)及四列第二存储单元(图3中第三列至第六列存储单元)，其中，所述第一存储单元用于校准，所述第二存储单元用于存储。每列第一存储单元包括四个存储单元Cell，每列第二存储单元包括四个存储单元Cell。但应理解，本发明中的第一存储单元不限于仅有两列，还可以是四列、六列、八列等；第二存储单元也不限于仅有四列，还可以是一列、两列、三列、五列等；每列存储单元中也不限于包括四个存储单元Cell，还可以包括一个、两个、三个、五个等。

每列存储单元的所有开关管的另一端连接后连接至对应的电压校准电路中，以使一列存储单元输出的电流叠加后输入所述电压校准电路中，并被所述电压校准电路转换为电压输出。为了便于描述，将两列第一存储单元中第一列第一存储单元连接的电压校准电路叫做第一电压校准电路Mea1，第二列第一存储单元连接的第二电压校准电路Mea2，将第二存储单元连接的电压校准电路均叫做第三电压校准电路Mea3。

图4为本实施例提供的半导体存储结构的整体电路图，图5a为本实施例提供的第一比较电路的电路图。如图4及图5a所示，所述第一比较电路包括第一比较器COMP1、第一电阻R6、第二电阻R7、第三电阻R8及第四电阻R9。所述第一比较器COMP1的正向输入端连接所述第一电阻R6及所述第二电阻R7 的一端，所述第一电阻R6的另一端连接所述第二电压校准电路Mea2的输出端，所述第二电阻R7的另一端接地；所述第一比较器COMP1的反向输入端连接所述第三电阻R8及所述第四电阻R9的一端，所述第三电阻R8的另一端连接所述第一电压校准电路Mea1的输出端，所述第四电阻R9的另一端用于输入所述第一设定电压V_Δ。所述第一比较器COMP1可以用于比较的所述第一电压校准电路Mea1及所述第二电压校准电路Mea2输出的电压的差值与所述第一设定电压 V_Δ大小，并输出第一信号S1，所述第一信号S1可以指示所述第一电压校准电路 Mea1输出的电压及所述第二电压校准电路Mea2输出的电压的差值与所述第一设定电压V_Δ的大小关系。具体的，在此种接法下，所述第一电压校准电路Mea1 输出的电压及所述第二电压校准电路Mea2输出的电压的差值小于所述第一设定电压V_Δ时，所述第一信号S1为低电平，所述第一可调电阻R3的电阻值逐渐增大，最终所述第一电压校准电路Mea1输出的电压及所述第二电压校准电路Mea2输出的电压的差值会大于所述第一设定电压V_Δ此时，所述第一信号S1翻转为高电平。

本实施例中，所述第一设定电压V_Δ为所述理想电压范围的宽度，也即 V_Δ＝V_{O_Max}-V_{O_Min}。

作为可选实施例，所述第一比较器COMP1的反向输入端连接所述第一电阻 R6及所述第二电阻R7的一端，所述第一电阻R6的另一端连接所述第二电压校准电路Mea2的输出端，所述第二电阻R7的另一端接地；所述第一比较器COMP1 的正向输入端连接所述第三电阻R8及所述第四电阻R9的一端，所述第三电阻 R8的另一端连接所述第一电压校准电路Mea1的输出端，所述第四电阻R9的另一端用于输入所述第一设定电压V_Δ。此时，所述第一电压校准电路Mea1输出的电压及所述第二电压校准电路Mea2输出的电压的差值小于所述第一设定电压V_Δ时，所述第一信号S1为高电平，所述第一可调电阻R3的电阻值逐渐增大，最终所述第一电压校准电路Mea1输出的电压及所述第二电压校准电路Mea2输出的电压的差值会大于所述第一设定电压V_Δ此时，所述第一信号S1翻转为低电平。

图5b为本实施例提供的第二比较电路的电路图。如图4及图5b所示，所述第二比较电路包括第二比较器COMP2，所述第二比较器COMP2的正向输入端连接所述第一电压校准电路Mea1的输出端，所述第二比较器的反向输入端用于输入所述第二设定电压V_a。所述第二比较器COMP2可以用于比较所述第一电压校准电路Mea1输出的电压与所述第二设定电压V_a的大小，并输出第二信号S2，所述第二信号S2可以指示所述第一电压校准电路Mea2输出的电压与所述第二设定电压V_a的大小关系。具体的，在此种接法下，所述第一电压校准电路Mea2 输出的电压小于所述第二设定电压V_a时，所述第二信号S2为低电平，所述第二可调电阻R4的电阻值逐渐增大，最终所述第二电压校准电路Mea2输出的电压会大于所述第二设定电压V_a，此时，所述第二信号S2翻转为高电平。

本实施例中，所述第二设定电压V_a为所述理想电压范围的端点值，也即 V_a＝V_{O_Max}。

应理解，本发明不限于将所述第二比较器COMP2的正向输入端连接所述第一电压校准电路Mea1的输出端，还可以将所述第二比较器COMP2的正向输入端连接所述第二电压校准电路Mea2的输出端，此时，所述第二设定电压 V_a＝V_{O_Max}。

作为可选实施例，所述第二比较器COMP2的反向输入端连接所述第一电压校准电路Mea1的输出端，所述第二比较器COMP2的正向输入端用于输入所述第二设定电压V_a。此时，所述第一电压校准电路Mea1输出的电压小于所述第二设定电压V_a时，所述第二信号S2为高电平，所述第二可调电阻R4的电阻值逐渐增大，最终所述第一电压校准电路Mea1输出的电压会大于所述第二设定电压 V_a，此时，所述第二信号S2翻转为低高电平。

请继续参阅图3和图4，所述逻辑处理电路包括逻辑控制器Logical Processor 及存储器Memory，所述逻辑控制器Logical Processor可以逐次向所述第一电压校准电路Mea1及第二电压校准电路Mea2分别输入第三信号S3和第四信号S4。具体的，所述电压校准电路、半导体存储结构及其电压校准方法是输入所述第一电压校准电路Mea1或所述第二电压校准电路Mea2中的第一可调电阻R3，用于调节所述第一可调电阻R3的电阻值，所述第四信号S4是输入所述第一电压校准电路Mea1或所述第二电压校准电路Mea2中的第二可调电阻R4，用于调节所述第二可调电阻R4的电阻值。所述逻辑控制器Logical Processor所述每次输出的第三信号S3和第四信号S4不同，可以调节所述第一可调电阻R3和所述第二可调电阻R4到不同的阻值处。当所述第一信号S1和第二信号S2翻转时，所述存储器Memory将使得所述第一信号S1和第二信号S2翻转的第三信号S3 和第四信号S4存储下来，并输入所述第三电压校准电路Mea3中，用于控制所述第三电压校准电路Mea3中的第一可调电阻R3和第二可调电阻R4的电阻值与使得所述第一信号S1和第二信号S2翻转的第一可调电阻R3和第二可调电阻 R4的电阻值相同。

本实施例中，所述存储器Memory为寄存器，但不应以此为限，所述逻辑处理电路还可以替换为能够实现逻辑控制器Logical Processor和所述存储器 Memory的一个器件，例如触发器等，当然，本发明不限于所述逻辑处理电路包括两个器件，还可以是三个或三个以上的逻辑器件搭建而成。

可选的，所述逻辑控制器Logical Processor可以是由若干逻辑器件搭建而成的，其输出的所述第三信号S3和所述第四信号S4可以是多位数字编码，不同的数字编码对应不同电阻值。所述第一可调电阻R3和第二可调电阻R4可以是由若干子电阻和若干开关器件搭建而成的，以当所述第一可调电阻R3和第二可调电阻R4接收到数字编码后，可以通过输字编码改变其若干开关的导通与否改变电阻值。当然所述逻辑控制器Logical Processor、第一可调电阻R3和第二可调电阻R4还可以是其他的结构和工作方式，此处不再一一举例说明。

图6为本实施例提供的半导体存储结构的电压校准方法的流程图。如图6 所示，本实施例还提供了所述半导体存储结构的电压校准方法，包括：

步骤L1：将第一存储单元对应的电压校准电路中的第一可调电阻和第二可调电阻的电阻值调节为最小值，将一列第一存储单元中的阻变存储器的电阻值调节为最大值，另一列第一存储单元中的阻变存储器的电阻值调节为最小值；

步骤L2：开启第一比较电路，所述第一比较电路输出第一信号，逻辑处理电路输出不同的第三信号以逐次增加所述第一可调电阻的电阻值，直至所述第一信号翻转；

步骤L3：开启第二比较电路，所述第二比较电路输出第二信号，逻辑处理电路输出不同的第四信号以逐次增加所述第二可调电阻的电阻值，直至所述第二信号翻转；

步骤L4：将所述第一信号翻转时对应的第三信号以及所述第二信号翻转时对应的第四信号输入第二存储单元对应的电压校准电路中。

具体的，请参阅图2、图3和图4，首先执行步骤L1。将所述第一电压校准电路Mea1及第二电压校准电路Mea2中的第一可调电阻R3和第二可调电阻R4 的电阻值均调节为最小值(在可调节的范围内)。然后将第一列第一存储单元的所有存储单元中的阻变存储器R2全部编程为高阻态，使得第一列第一存储单元中每个存储单元的电阻达到最高，此时，由于每个所述存储单元的电阻值达到最高，输出的电流最小，所述第一电压校准电路Mea1输出的电压V_O达到最小值，即V_O＝V_OL；将第二列第一存储单元的所有存储单元中的阻变存储器R2全部编程为低阻态，使得第二列第一存储单元中每个存储单元的电阻达到最低，此时，此时，由于每个所述存储单元的电阻值达到最低，输出的电流最大，所述第二电压校准电路Mea2输出的电压达到最高，即V_O＝V_OH。

接着执行步骤L2。开启所述第一比较器COMP1并关闭所述第二比较器 COMP2，所述第一比较器COMP1会开始比较(V_OH-V_OL)与所述第一设定电压V_Δ的大小关系，从而输出所述第一信号S1，此时所述第一信号S1必定是低电平(按照图4的接线法)。然后所述逻辑控制器Logical Processor开始输出不同的第三信号S3以逐次增加所述第一可调电阻R3的电阻值(所述第二可调电阻R4的电阻值保持不变)，直至所述第一信号S1翻转为高电平。所述第一信号S1翻转为高电平时，所述(V_OH-V_OL)＝V_Δ，也就是说，V_OH与V_OL差值等于V_{O_Max}与V_{O_Min}的差值，所述第一可调电阻所述电压范围(V_OL～V_OH)的宽度与所述理想电压范围 (V_{O_Min}～V_{O_Max})的宽度一致。然后所述存储器Memory将所述第一信号S1翻转时对应的第三信号S3存储下来。接着执行步骤L3。开启所述第二比较器COMP2 并关闭所述第一比较器COMP1，所述第二比较器COMP2会开始比较V_OL与所述第二设定电压V_a的大小关系，从而输出所述第二信号S2。这次取第二设定电压V_a为V_{O_MIN}，此时所述第二信号S2必定是低电平(按照图4的接线法)。然后所述逻辑控制器Logical Processor开始输出不同的第四信号S4以逐次增加所述第二可调电阻R4的电阻值(所述第一可调电阻R3的电阻值保持不变)，直至所述第二信号S2翻转为高电平。所述第二信号S2翻转为高电平时，所述V_OL＝V_{O_MIN}。然后所述存储器Memory将所述第二信号S2翻转时对应的第四信号S4存储下来。

本实施例中，所述第三信号S3为控制所述第一可调电阻R3的电阻值的数字编码，所述第四信号S4为控制所述第二可调电阻R4的电阻值的数字编码。以3位数字编码为例，所述第一可调电阻R3和所述第二可调电阻R4的电阻值具有均八个档位，设定数字编码000对应的所述第一可调电阻R3和所述第二可调电阻R4的电阻值最小，111对应的所述第一可调电阻R3和所述第二可调电阻R4的电阻值最大，000～111对应的所述第一可调电阻R3和所述第二可调电阻R4的电阻值逐渐增加。步骤L1中，将所述第一可调电阻R3和所述第二可调电阻R4的电阻值调节为最小值时，所述第三信号S3和所述第四信号S4即为数字编码000，在逐次增加所述第一可调电阻R3和所述第二可调电阻R4的电阻值时，所述逻辑处理电路Logical Processor每次在原数字编码的基础上增加1，直至所述第一信号S1和所述第二信号S2翻转。以第一可调电阻R3为例进行说明，在步骤L1中，将数字编码000输入所述第一可调电阻R3中后，所述第一可调电阻R3的阻值达到最低，在步骤L2中，所述逻辑处理电路Logical Processor 向所述第一可调电阻R3输入数字编码001，所述第一可调电阻R3的电阻值增加为数字编码001对应的电阻值，此时，若所述第一信号S1翻转，所述存储器 Memory就将数字编码001存储下来；若所述第一信号S1未翻转，所述逻辑处理电路LogicalProcessor向所述第一可调电阻R3输入数字编码010，再看所述第一信号S1是否翻转。通过逐次向所述第一可调电阻R3输入不同的数字编码，将使得所述第一信号S1翻转的数字编码存储下来即可，所述第二可调电阻R4 的调节也参见第一可调电阻R3的调节，此处不再赘述。

当然，所述数字编码与所述第一可调电阻R3或所述第二可调电阻R4的电阻值的对应关系并不以此为限，可以根据实际情况进行设计。

可以理解的是，当所述第二比较器COMP2连接所述第二电压校准电路 Mea2时，所述第二比较器COMP2是用于比较V_OH与所述第二设定电压V_a的大小关系，此时，所述取第二设定电压V_a为V_{O_Max}。当所述第二信号S2翻转为高电平时，V_OH＝V_{O_Max}，也可以实现相同的效果。

经过两次调节后，所述第一电压校准电路Mea1输出的电压以及所述第二电压校准电路Mea2输出的电压范围(V_OL～V_OH)即为所述理想电压范围 (V_{O_Min}～V_{O_Max})。

可以理解的是，本实施例中，所述第一可调电阻R3和所述第二可调电阻 R4的电阻值均是以小往大调的方式找到控制所述第一信号S1和所述第二信号 S2翻转的第三信号S3和第四信号S4，但作为可选实施例，所述第一可调电阻 R3和所述第二可调电阻R4的电阻值也可以是以大往小调的方式，或者所述第一可调电阻R3和所述第二可调电阻R4中的一个是以大往小调的方式，另一个是以小往大调的方式，此时，可以根据需要重新设计电路的逻辑和方向，在此不再一一举例说明。

最后，执行步骤L4。将所述存储器Memory中存储的第三信号S3以及第四信号S4输入第三电压校准电路Mea3中，使得所述第三电压校准电路Mea3中的第一可调电阻R3的电阻值和第二可调电阻R4的电阻值与所述第一电压校准电路Mea1(及第二电压校准电路Mea2)的第一可调电阻R3的电阻值和第二可调电阻R4的电阻值保持一致，从而使得所述第三电压校准电路Mea3输出的电压范围(V_OL～V_OH)也为所述理想电压范围(V_{O_Min}～V_{O_Max})，实现了对存储阵列输出电压的校准。

综上所述，本实施提供的电压校准电路、半导体存储结构及其电压校准方法，通过调节第一可调电阻及第二可调电阻的电阻值即可将所述运算放大器的输出端输出的电压校准到理想电压范围，调节方式简单可控；第一可调电阻及第二可调电阻分成两步调节，并且分别以第一信号和第二信号翻转作为调节结束的标准，判断简单；对于大规模量产的产品，可以针对不同的工艺环境，在出厂前提前对产品的输出电压进行调整，使得产品的输出功能始终能够处在合理的范围内，消除了产品中的其他电路模块对于工艺漂移造成的设计上的压力。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。