阅读说明：本技术 时数转换器 (Time-to-digital converter ) 是由 袁超 于锐 陈雪松 刘苏鹏 杨腾智 于 2017-12-14 设计创作，主要内容包括：公开了一种时数转换器(time-to-digital converter,TDC)(300),包括环路振荡器模块(302)和数字差错校正模块(304)。环路振荡器模块用于接收采样信号、寻址信号和预置信号,并且包括：设置有多个反相器(3024)的环路振荡器(3022)；相位采样器(3026),用于在接收到采样信号时,对环路振荡器的反相器生成的相位信号进行采样,以生成第一输出信号；计数器时钟发生器(3028),用于基于接收到的采样信号和环路振荡器的第一个和最后一个反相器分别生成的相位信号,生成第一和第二时钟信号；第一和第二计数器(3030和3032),用于基于分别接收到的第一和第二时钟信号,分别生成第一和第二计数器输出信号；及数据采样器(3034),用于对第一和第二计数器输出信号进行采样,以分别生成第二和第三输出信号。数字差错校正模块用于处理第一、第二和第三输出信号,以生成数字信号,其中数字信号表示TDC接收到启动信号与接收到停止信号之间的时间差。(A time-to-digital converter (TDC) (300) is disclosed that includes a loop oscillator module (302) and a digital error correction module (304). The loop oscillator module is for receiving a sampling signal, an address signal and a preset signal, and includes: a loop oscillator (3022) provided with a plurality of inverters (3024); a phase sampler (3026) for sampling a phase signal generated by an inverter of the loop oscillator upon receipt of the sampling signal to generate a first output signal; a counter clock generator (3028) for generating a first and a second clock signal based on the received sampling signal and phase signals generated by a first and a last inverter of the loop oscillator, respectively; first and second counters (3030 and 3032) for generating first and second counter output signals, respectively, based on first and second clock signals received, respectively; and a data sampler (3034) for sampling the first and second counter output signals to generate second and third output signals, respectively. The digital error correction module is configured to process the first, second, and third output signals to generate a digital signal, wherein the digital signal represents a time difference between the TDC receiving the start signal and the TDC receiving the stop signal.)

时数转换器

技术领域

本发明涉及一种时数转换器(time-to-digital converter，TDC)。

背景技术

时数转换器(time-to-digital converter，TDC)已在众多要求精确时间间隔测量的应用中广泛使用了20多年。应用的一些示例包括粒子和高能物理学、生物医学成像(例如正电子发射断层扫描(PET))以及各种飞行时间(time-of-flight，ToF)测量。随着互补型金属氧化物半导体(CMOS)技术的发展，数字通信系统的全数字锁相环(all-digital phase-locked loop，ADPLL)也采用了TDC。通过将时间或相位信息转换为数字码，TDC使得PLL向全数字域演进，以取代传统的模拟PLL。TDC的另一个新兴应用领域是基于TDC的模数转换器(analog-to-digital converter，ADC)。尽管对TDC的要求因应用而异，但可以定义一组期望的通用规格，包括：高分辨率、大动态范围、低功耗和集成电路(IC)占用面积小。下面将简要讨论两类传统的TDC。

·基于反相器的延迟线TDC

图1a示出了在基于计数器的ADPLL中使用的伪差分快闪型TDC 100。高频信号CKV及其互补信号首先沿边缘对齐，并通过48个互补反相器。反相器作为延时元件，每台反相器配置的分辨率T_inv在16ps和21ps之间。因此，CKV信号在经过k个反相器传播之后，最终总共被延迟kT_inv的时间，参见图1b中的时钟时序图150。随后，在接收到参考信号频率(FREF)信号时，使用48个基于灵敏放大器的D触发器(SADFF)的阵列对延迟时钟副本向量进行采样。可以看出，经过每个反相器后，信号的极性是相反的。因此，为了生成正确的输出，相邻的SADFF的正负输入将被取反。

需要强调的是，延迟线TDC 100通常在分辨率和动态范围之间进行权衡。对于固定的反相器级数，高分辨率意味着较小的动态范围，反之亦然。因此，为了扩展动态范围，需要大量增加反相器级数。但是，这会导致大功耗，并增加实现延迟线TDC 100的电路所需的实际IC面积。此外，随着反相器级数的增加，各反相器级数之间的不匹配会导致严重的线性度问题。另外，由于器件的不匹配，不同DFF的采样时间在实际电路实现中不能完全对齐。具体而言，FREF信号通常通过缓冲树进行传输，以分配给DFF。缓冲树的不平衡会导致DFF的采样时间出现偏移。因此，不同DFF的采样时间未对齐以及延迟单元之间的延迟不匹配是造成延迟线TDC 100的非线性的主要原因。

·基于环路振荡器的TDC

图2中描绘了基于环路振荡器(ring-oscillator，RO)的TDC 200。与延迟线TDC100不同，基于RO的TDC 200中的延迟线配置成环状。自由运行的RO包括奇数个反相器，并且用于以相对高的频率生成多个相位。然后，将来自RO最后一级的相位馈送到高速计数器，该计数器配置为以高频运行并且常开。启动和停止信号分别对环路振荡器的相位和计数器的输出进行采样。启动和停止信号之间的时间差对应于最终的TDC输出。然而，基于RO的TDC200的问题在于，由于启动和停止信号与计数器时钟不同步，因此采样的计数器输出可能有误。此外，针对基于RO的TDC 200的延迟设计也做了一定的假设，这些假设在实际生产中很难满足。当工艺-电压-温度(PVT)变化和设备不匹配发生时，实际的延迟时间可能与目标延迟时间显著不同。因此，所提出的差错校正算法(用于基于RO的TDC 200)在实际制造环境中可能无法按预期工作，存在高风险。另外，RO连续自由运行的配置容易造成大量功耗。此外，计数器总是处于打开状态，因此造成更大的功耗浪费。

因此，本发明的一个目的是解决现有技术中至少一个问题和/或提供在本领域中有用的选项。

发明内容

根据本发明的第一方面，提供了一种时数转换器(time-to-digital converter，TDC)，包括：环路振荡器模块，用于接收采样信号、寻址信号和预置信号，其中所述环路振荡器模块包括：设置有多个反相器的环路振荡器；相位采样器，用于在接收到所述采样信号时，对所述环路振荡器的该多个反相器生成的相位信号进行采样，以生成第一输出信号；计数器时钟发生器，用于基于接收到的所述采样信号和所述环路振荡器的第一个和最后一个反相器分别生成的相位信号，生成第一和第二时钟信号；第一和第二计数器，用于基于分别接收到的所述第一和第二时钟信号，分别生成第一和第二计数器输出信号；及数据采样器，用于对所述第一和第二计数器输出信号进行采样，以分别生成第二和第三输出信号；以及数字差错校正模块，用于处理所述第一、第二和第三输出信号，以生成数字信号，其中所述数字信号表示所述TDC接收到启动信号与接收到停止信号之间的时间差，其中，所述环路振荡器用于在接收到所述预置信号时在第一模式和第二模式之间工作，其中，在所述第一模式下，所述环路振荡器在与所述时间差对应的周期内电导通，在所述第二模式下，根据所述寻址信号，通过预置一反相器使得所述环路振荡器电关断，所述寻址信号包括在所述环路振荡器的每个转换周期中，被选择进行预置的反相器的标识。

优选地，所述数据采样器可以使用D触发器电路来实现。

优选地，所述相位采样器可以使用基于灵敏放大器的D触发器电路来实现。

优选地，所述第一输出信号可以包括基于所述多个反相器生成的相位信号的合成相位信号。

优选地，所述TDC还可以包括数字控制模块，用于接收所述启动和停止信号，所述数字控制模块包括：伪随机码发生器，用于生成所述标识，以随机寻址环路振荡器的所述多个反相器中待预置的一个反相器；及控制信号发生器，用于生成所述采样信号和所述预置信号。

优选地，所述标识可以预先确定，以在每个转换周期预置相同的反相器。

优选地，所述数字差错校正模块可以用于执行以下步骤以处理所述第一、第二和第三输出信号：判断所述第一个反相器生成的相位信号的值是否为0或1，如果所述第一个反相器生成的相位信号的值为0，则选择所述第三输出信号由所述数字差错校正模块处理；或者，如果所述第一个反相器生成的相位信号的值为1，则选择所述第二输出信号由所述数字差错校正模块处理，其中，所述第二输出信号还使用所述最后一个反相器生成的相位信号的值以及预定义的值进行处理，所述预定义的值与对应的反相器相关联，所述对应的反相器被选择以在所述环路振荡器的每个转换周期中进行预置，所述预定义的值还与所述标识相关联。

优选地，所述计数器时钟发生器可以包括：用于停止所述第一个和最后一个反相器生成并提供给所述计数器时钟发生器的相位信号，其中，所述相位信号基于所述采样信号停止。

根据本发明的第二方面，提供了一种使用第一方面中的TDC进行时数转换的方法。所述方法包括：(i)环路振荡器的多个反相器生成相位信号；(ii)在环路振荡器模块接收到采样信号时，相位采样器对所述相位信号进行采样，以生成第一输出信号；(iii)基于接收到的所述采样信号和所述环路振荡器的第一个和最后一个反相器分别生成的相位信号，计数器时钟发生器生成第一和第二时钟信号；(iv)基于分别接收到的所述第一和第二时钟信号，第一和第二计数器生成第一和第二计数器输出信号；(v)数据采样器对所述第一和第二计数器输出信号进行采样，以分别生成第二和第三输出信号；(vi)数字差错校正模块处理所述第一、第二和第三输出信号，以生成数字信号，其中所述数字信号表示所述TDC接收到启动信号与接收到停止信号之间的时间差。所述方法还包括：接收到所述预置信号时，所述环路振荡器在第一模式和第二模式之间工作，其中，在所述第一模式下，所述环路振荡器在与所述时间差对应的周期内电导通，在所述第二模式下，根据所述寻址信号，通过预置一反相器使得所述环路振荡器电关断，所述寻址信号包括在所述环路振荡器的每个转换周期中，被选择进行预置的反相器的标识。

优选地，步骤(vi)可以包括：判断所述第一个反相器生成的相位信号的值是否为0或1，如果所述第一个反相器生成的相位信号的值为0，则选择所述第三输出信号由所述数字差错校正模块处理；或者，如果所述第一个反相器生成的相位信号的值为1，则选择所述第二输出信号由所述数字差错校正模块处理，其中，所述第二输出信号还使用所述最后一个反相器生成的相位信号的值以及预定义的值进行处理，所述预定义的值与对应的反相器相关联，所述对应的反相器被选择以在所述环路振荡器的每个转换周期中进行预置。所述预定义的值还与所述标识相关联。

根据本发明的第三方面，提供了一种时数转换器(time-to-digital converter，TDC)，包括：环路振荡器模块，用于接收采样信号、寻址信号和预置信号，其中所述环路振荡器模块包括：设置有多个反相器的环路振荡器；相位采样器，用于在接收到所述采样信号时，对所述环路振荡器的该多个反相器生成的相位信号进行采样，以生成第一输出信号；计数器时钟发生器，用于基于接收到的所述采样信号和所述环路振荡器的第一个和最后一个反相器分别生成的相位信号，生成第一和第二时钟信号；第一和第二计数器，用于基于分别接收到的所述第一和第二时钟信号，分别生成第一和第二计数器输出信号；及数据采样器，用于对所述第一和第二计数器输出信号进行采样，以分别生成第二和第三输出信号；以及数字差错校正模块，用于处理所述第一、第二和第三输出信号，以生成数字信号，其中所述数字信号表示所述TDC接收到启动信号与接收到停止信号之间的时间差，其中，所述环路振荡器用于在接收到所述预置信号时在第一模式和第二模式之间工作，其中，在所述第一模式下，所述环路振荡器在与所述时间差对应的周期内电导通，在所述第二模式下，根据所述寻址信号，通过预置一反相器使得所述环路振荡器电关断，所述寻址信号包括在所述环路振荡器的每个转换周期中，被选择进行预置的反相器的标识；以及数字控制模块，用于接收所述启动和停止信号，其中所述数字控制模块包括：伪随机码发生器，用于生成所述标识，以随机寻址环路振荡器的所述多个反相器中待预置的一个反相器；及控制信号发生器，用于生成所述采样信号和所述预置信号。

显然，与本发明的一个方面相关的特征也可以适用于本发明的其它方面。

本发明的这些和其它方面结合下文描述的实施例是显而易见的，并且将结合下文描述的实施例进行说明。

附图说明

下面结合附图公开本发明的实施例，其中：

图1a是现有技术中基于反相器的延迟线时数转换器(time-to-digitalconverter，TDC)的示意图，图1b是现有技术中在图1a的延迟线TDC的不同阶数生成的时钟信号的时钟时序图。

图2是现有技术中基于环路振荡器(ring-oscillator，RO)的TDC的示意图。

图3是根据一实施例的所提出的TDC的示意图。

图4是使用图3的TDC进行时数转换的方法的流程图。

图5是现有技术中的时钟时序图，其示出了用于5级环路振荡器TDC的传统计数器输出选择方法中可能出现的误差的示例。

图6a和图6b是所提出的用于图3的TDC的数字差错校正方法的时序图，分别示出当Vout<0>采样为“1”时，使用图3的TDC的第一计数器(即CNT0)，以及当Vout<0>采样为“0”时，使用图3的TDC的第二计数器(即CNT1)。

图7是所提出的数字差错校正方法的流程图。

图8示出了在不同的转换周期随机预置图3的TDC中环路振荡器的不同反相器。

图9示出了通过传统的预置固定反相器(环路振荡器的反相器)的方法以及所提出的预置不同随机反相器(环路振荡器的反相器)的方法获得的TDC微分非线性度(differential non-linearity，DNL)测量结果的图形比较。

图10示出了图3的TDC用于使用可变预置地址(preset_address)方案工作时的时序图。

图11示出了图3的TDC用于使用固定预置地址(preset_address)方案工作时的时序图。

具体实施方式

图3是根据一实施例的所提出的时数转换器(time-to-digital convertor，TDC)300的示意图。TDC 300也可以称为循环TDC 300。大体上，TDC 300包括(可预置的)环路振荡器模块302和数字差错校正模块304。环路振荡器模块302用于接收采样信号、寻址信号和预置信号，环路振荡器模块302包括：设置有多个反相器3024(呈N级依次排列，其中“N”表示级数，例如“N”可以是15)的环路振荡器3022；相位采样器3026，用于在接收到采样信号时，对环路振荡器3022的该多个反相器3024生成的相位信号(即在图3中分别表示为“Vout<0>”、“Vout<1>”、……、“Vout<N-1>”)进行采样，以生成第一输出信号(即在图3中表示为“frac”)；计数器时钟发生器3028(由传统与(AND)门实现)，用于基于接收到的采样信号和环路振荡器3022的第一个和最后一个反相器3024分别生成的相位信号(即“Vout<0>”和“Vout<N-1>”均还提供给计数器时钟发生器3028)，生成第一和第二时钟信号(即在图3中分别表示为“clk_cnt0”和“clk_cnt1”)；第一和第二计数器3030和3032(即在图3中表示为“CNT0”和“CNT1”)，用于基于分别接收到的第一和第二时钟信号，分别生成第一和第二计数器输出信号(即在图3中分别表示为“cnt0”和“cnt1”)；及数据采样器3034，用于对第一和第二计数器输出信号进行采样，以分别生成第二和第三输出信号。数字差错校正模块304用于处理第一、第二和第三输出信号，以生成数字信号，其中所述数字信号表示TDC 300接收到启动信号与接收到停止信号之间的时间差。具体而言，数字差错校正模块304用于校正由于第一和第二时钟信号(即“clk_cnt0”和“clk_cnt1”)与启动信号和停止信号的时钟频率(即两个信号具有相同的时钟频率)不同步而引起第二和第三输出信号错误所造成的误计数差错。进一步地，应理解的是，启动信号和停止信号分别响应于事件的发生和终止生成，其中，发生和终止之间的时间差将通过TDC 300来测量。

进一步地，应理解的是，计数器时钟发生器3028用于停止第一个和最后一个反相器3024生成并提供给计数器时钟发生器3028的相位信号，其中，相位信号基于采样信号停止。

此外，环路振荡器3022用于在接收到预置信号时在第一模式和第二模式之间工作，其中，在第一模式下，环路振荡器3022在与时间差对应的周期内电导通，在第二模式下，根据寻址信号，通过预置一反相器3024使得环路振荡器3022电关断，寻址信号包括在环路振荡器3022的每个转换周期中，被选择进行预置的反相器3024的标识。也就是说，环路振荡器3022在所述两种模式下均由预置信号导通和关断。

在一个示例中，相位采样器3026使用基于灵敏放大器的D触发器(SA-DFF)电路来实现(例如，使用“N”个SA-DFF，且此处“N”的值与环路振荡器3022配置的级数相同)，而数据采样器3034使用D触发器电路来实现。此外，应理解的是，第一输出信号(即“frac”)是基于反相器3024生成的相位信号的合成相位信号。更具体地，第一输出信号还可以定义为“frac<0；N-1>”格式，并且与“Vout<0:N-1>”一一映射。例如，可以理解，“frac<0>”是“Vout<0>”的等价采样值，“frac<2>”是“Vout<2>”的等价采样值，以此类推。

不构成限制，TDC 300可选地还可以包括数字控制模块306，用于接收传输到TDC300的启动和停止信号。基于接收到的启动和停止信号，数字控制模块306用于生成采样信号、寻址信号和预置信号。具体而言，数字控制模块306包括：伪随机码发生器3062(以TDC预置随机化模块的形式实现)，用于生成所述标识(即N位preset_address)，以在环路振荡器3022的每个(时数)转换周期中，随机寻址环路振荡器3022的所述多个反相器3024中待预置的的一个反相器；及控制信号发生器3064，用于生成采样信号和预置信号。因此，应理解的是，数字控制模块306可用作TDC 300的控制信号生成块。此外，伪随机码发生器3062用于执行取模操作以生成N位preset_address。然后，为了清楚说明“转换周期”的定义，应注意的是，TDC 300用于在以相同频率运行的两个输入时钟上工作。因此，“转换周期”在此上下文中是指从一次(时数)转换的开始到紧接着的下一次(时数)转换的开始。基本上，“转换周期”因此等于输入到TDC 300的信号的一个时钟周期。

另外，应理解的是，N位preset_address链接到起始码(start_code)，N位preset_address与start_code一一映射。start_code也可以称为起始相位(start_phase)，是环路振荡器3022在预置状态(即第二模式)的初始相位。该初始相位由TDC编码器编码以生成二进制码(即start_code)。此外，为了清楚说明，所述一一映射是指将start_code与N位preset_address相关联。

图4的流程图中公开了使用TDC 300进行时数转换的方法400。大体上，方法400包括：在步骤402处，环路振荡器3022的多个反相器3024生成相位信号；在步骤404处，(在环路振荡器模块接收到采样信号时)相位采样器3026对相位信号进行采样，以生成第一输出信号；在步骤406处，(基于接收到的采样信号和环路振荡器3022的第一个和最后一个反相器3024分别生成的相位信号)计数器时钟发生器3028生成第一和第二时钟信号；在步骤408处，(基于分别接收到的所述第一和第二时钟信号)第一和第二计数器3030和3032生成第一和第二计数器输出信号；在步骤410处，数据采样器3034对第一和第二计数器输出信号进行采样，以分别生成第二和第三输出信号；在步骤412处，数字差错校正模块304处理第一、第二和第三输出信号，以生成数字信号，其中所述数字信号表示TDC 300接收到启动信号与接收到停止信号之间的时间差。

方法400还包括一个步骤：接收到预置信号时，环路振荡器3022在第一模式和第二模式之间工作(未示出)，其中，在第一模式下，环路振荡器3022在与时间差对应的周期内电导通，在第二模式下，根据寻址信号，通过预置一反相器3024使得环路振荡器3022电关断，寻址信号包括在环路振荡器3022的每个转换周期中，被选择进行预置的反相器3024的标识。

图5是现有技术中的时钟时序图500，其示出了用于5级环路振荡器TDC的传统计数器输出选择方法(未示出)中可能出现的误差的示例。简言之，根据“frac_phase”状态，计数器输出(即“CNT0”)处于时钟周期的后半部分一般认为是无误差的，因此被选为最终计数器值。然而，在从2N-1到0或从N到N+1的“frac_phase”过渡期间，这种传统的选择方法中仍可能出现误计数问题。其原因可能是环路振荡器对SA-DFF时钟进行相位采样而对DFF时钟进行计数器输出采样两者之间不匹配，其中所述两个时钟信号来自公共源。然而，由于路由不匹配、不同的负载以及缓冲器大小的不同，两个时钟信号之间可能存在明显的不匹配，使得计数器输出可能不明确，如5图所示。另外，为了省电和节省IC面积，两组DFF通常采用不同的电路结构。具体地，SA-DFF是定制的闩锁型动态比较器，针对功率、速度和亚稳态性能进行了优化，而用于对计数器输出进行采样的DFF通常不会如此优化。

因此，为了基本上(如果不是完全)消除电路缺陷引起的可能的误计数问题，提出了一种数字差错校正方法700(即参见图7)，以用于图3的TDC 300，其中第一计数器3030和3032的第一和第二时钟信号用于在停止时使得第一和第二计数器输出信号稳定。应理解的是，停止第一和第二计数器3030和3032的第一和第二时钟信号是指相关联的时钟信号在某种条件下变为0电平，例如，当信号由低电平变为高电平。仅当第一和第二计数器输出信号已稳定时，才对第一和第二计数器3030和3032的输出进行采样。数字差错校正方法700的详细时序图如图6a和图6b所示。具体而言，图6a和图6b分别示出了当“Vout<0>”采样为“1”时，则使用“cnt0”(即第一计数器输出信号)，以及当“Vout<0>”采样为“0”时，使用“cnt1”(即第二计数器输出信号)。可以看出，当停止第一和第二时钟信号时，第一和第二计数器3030和3032的输出在短暂延迟后稳定。因此，可以很容易地生成“cnt_out_sample”信号以采样正确的计数器输出。为了清楚说明，应理解的是，“cnt_out_sample”信号是控制信号发生器3064生成的同一采样信号。应注意的是，需要如图6a中所示的最小脉冲宽度“T_pulse”。该脉冲宽度是使得第一计数器3030切换的计数器时钟信号的最小上升时间，所需的“T_pulse”值可以通过在不同工艺-电压-温度(PVT)条件下模拟得到。但是在这个示例中，一个可编程的延迟用来生成需要的脉冲T_pulse，这仅仅是为了实验研究的目的。与传统的选择方法相比，所公开的数字差错校正方法700大大简化了时序要求。更重要的是，计数器延迟和亚稳态对确定T_pulse要求没有任何作用，也不影响电路性能。因此，所公开的数字差错校正方法700针对PVT变化具有更强的鲁棒性。

图7是所提出的数字差错校正方法700的流程图(其中，通过计数器输出选择和补偿算法来实现)。具体而言，数据采样器3034将使用的第一和第二计数器输出信号基于“frac<0>”和“frac<N>”的值来选择。其中“frac<0>”和“frac<N>”分别为第一个和最后一个SA-DFF输出。如果“frac<0>”为0，则选择第二个计数器3032(“CNT1”)；否则，如果“frac<0>”的值为1，则选择第一个计数器3030(“CNT0”)。当选择第一计数器3030(“CNT0”)时，其相关联的输出需要根据“frac<N>”的值以及每次转换中环路振荡器3022的“start_code”进行补偿。为了解释说明，“start_code”是与环路振荡器3022中的每个反相器3024相关联的预定义的值。当(随机)选择不同的反相器3024进行预置时，则使用其对应的“start_code”来计算数字差错校正模块304生成的数字信号中的二进制码。应理解的是，“start_code”由(寻址信号的)N位preset_address确定，其中将从第一输出信号(即“frac”)中减去“start_code”。

这意味着，在图4方法400的步骤412(由数字差错校正模块304执行)处，步骤412可以大体上包括：判断第一个反相器3024生成的相位信号的值是否为0或1，若第一个反相器3024生成的相位信号的值为0，则选择第三输出信号由数字差错校正模块304处理；或者，若第一个反相器3024生成的相位信号的值为1，则选择第二输出信号由数字差错校正模块304处理，其中，第二输出信号还使用最后一个反相器3024生成的相位信号的值以及预定义的值进行处理，所述预定义的值与对应的反相器3024相关联，所述对应的反相器被选择以在环路振荡器3022的每个转换周期中进行预置。应理解的是，所述预定义的值还与所述标识相关联。

图8示出了概念800，针对在不同的转换周期随机预置图3的TDC 300中环路振荡器3022的不同反相器3024。当反相器3024被选择以进行预置时(即停止所述反相器3024的电气操作，这使得环路振荡器3022停止振荡)，它的输入和输出都很高。当预置信号去断言时，所选的反相器3024的输出泄放至低，开始振荡。相应地，TDC转换开始。当对TDC 300的输出进行采样时，预置信号变高，环路振荡器3022停止振荡。由于工艺变化，环路振荡器3022中的每个反相器级别具有不同的延迟(固有地)，从而导致TDC非线性。因此，为了改善TDC 300的非线性度性能，本文提出每次预置不同的随机反相器3024(环路振荡器3022的反相器3024)。这通过在随机过程中使用伪随机码发生器3062生成反相器3024的标识(例如设备地址)来实现。理论上，反相器3024的每个输出命中相同TDC输出码的概率相同。这相当于施加了反相器单元失配的平均效应。相应地，图9示出了通过传统的预置固定反相器(环路振荡器的反相器)的方法以及所提出的预置不同随机反相器(环路振荡器的反相器)的方法获得的TDC微分非线性度(differential non-linearity，DNL)测量结果的图形比较900。从图9可以清楚地看出，所提出的方法有效地降低了TDC的非线性度。

总之，所提出的TDC 300有意设计成具有高分辨率和大动态范围，并且在实际电路实现中只需要较小的IC面积。TDC 300还用于使用数字差错校正方法700来解决计数器误计数问题并提供无误差输出(由数字差错校正模块304生成)。具体地，数字差错校正方法700用于在TDC 300接收到停止信号时，有意停止第一和第二计数器3030和3032的时钟。通过这种方式，第一和第二计数器3030和3032的输出在复位之前不会改变，因此，当输出稳定时，可以对第一和第二计数器3030和3032的输出进行采样。应理解的是，在TDC 300中使用两个计数器3030和3032来检测前半和后半环路振荡器周期，并且始终选择无误差区域中的正确计数器输出(并且应理解的是，该方法也适用于基于振荡器的所有类型的TDC)。

此外，当环形相和计数器输出被正确读出时，TDC 300可以电停止，从而导致低功耗工作。这是由于环路振荡器3022配置为在不同的转换周期被预置为不同的相位状态。不管TDC 300的输入，环路振荡器3022中每一个反相器3042被预置的概率相同。因此，由于平均效应，TDC 300的TDC线性度得到改善。

尽管本发明已在附图和前述说明中进行了详细说明和描述，但此类说明和描述应视为说明性或示例性的，而非限制性的；本发明不限于所公开的实施例。本领域技术人员在实践所要求保护的发明时，可以理解和实现所公开实施例的其它变化。

例如，在某些情况下，数字控制模块306也可以作为图3的TDC 300中的一部分包含在其中。进一步地，N位preset_address也可以预定义为固定值，而不是通过伪随机码发生器3062随机选取。也就是说，TDC 300的用户可以为N位preset_address提供固定值，以确定要预置哪个反相器3024。具体而言，在此变化下，每个转换周期中均将预置相同的反相器3024。相应地，伪随机码发生器3062因此在此示例中关闭，不用于执行操作。这也意味着，由于N位preset_address发生变化，“start_code”将相应地发生变化。在一个示例中，可以将“start_code”置为零值。

为了说明，图10示出了图3的TDC 300用于使用可变预置地址(preset_address)方案工作时的时序图。可以看出，N位preset_address改变的变化率也是可编程的，即图10中示出了两个示例。其他的变化率也是可能的，例如每4个周期或8个周期变化一次。另一方面，图11示出了图3的TDC 300用于使用固定预置地址(preset_address)方案工作时的时序图。可以看出，N位preset_address设置为在每个转换周期具有固定值。此外，N位preset_address不必每次都设置为“0”。实际上，N位preset_address可以取范围“0”到“N–1”(即，0≤preset_address≤N–1)之间的值，其中N是环路振荡器3022中设置的反相器3024的数量。