阅读说明：本技术 谐振电路llc的驱动模块 (Drive module of resonant circuit LLC ) 是由 刘晓红 刘鹏飞 吴壬华 于 2019-07-22 设计创作，主要内容包括：本申请公开了一种谐振电路LLC的驱动模块,包括周期信号输入端口、死区信号输入端口、信号延迟输入端口、信号处理模块和八个驱动信号输出端口；八个驱动信号输出端口包括四个原边输出端口和四个副边输出端口；信号处理模块用于处理周期信号和死区信号以生成四个原边开关管驱动信号,并通过四个原边输出端口输出四个原边开关管驱动信号；信号处理模块还用于处理周期信号、死区信号和相位差信号以生成四个副边开关管驱动信号,并通过四个副边输出端口输出四个副边开关管驱动信号。实施本申请实施例可拓宽MATLAB在仿真领域的应用范围。(The application discloses a drive module of a resonant circuit LLC, which comprises a periodic signal input port, a dead zone signal input port, a signal delay input port, a signal processing module and eight drive signal output ports; the eight driving signal output ports comprise four primary side output ports and four secondary side output ports; the signal processing module is used for processing the periodic signal and the dead zone signal to generate four primary side switching tube driving signals and outputting the four primary side switching tube driving signals through four primary side output ports; the signal processing module is also used for processing the periodic signal, the dead zone signal and the phase difference signal to generate four secondary side switching tube driving signals and outputting the four secondary side switching tube driving signals through four secondary side output ports. By implementing the embodiment of the application, the application range of MATLAB in the simulation field can be widened.)

谐振电路LLC的驱动模块

技术领域

本申请涉及电子电路技术领域，具体涉及一种谐振电路LLC的驱动模块。

背景技术

当前谐振电路LLC由于可通过控制开关频率可实现降低电源的开关损耗、提高功率变换器的效率和功率密度等优点得到了广泛的应用。同时，当前MATLAB中SIMULINK模型在可成熟的应用于脉冲宽度调制PWM定频仿真中。但对于谐振电路LLC变频仿真中由于缺乏专用的LLC驱动模块，因此没有得到广泛的应用。

发明内容

本申请实施例提供了一种谐振电路LLC的驱动模块，本谐振电路LLC的驱动模块可以提供针对特定电路的脉冲宽度调制(Pulse Width Modulation，PWM)驱动信号，实现了MATLAB中谐振电路LLC的变频仿真的应用，解决了MATLAB在变频领域的仿真局限，拓宽了MATLAB在仿真领域的应用范围。

第一方面，本申请实施例提供一种谐振电路LLC的驱动模块，包括周期信号输入端口、死区信号输入端口、信号延迟输入端口、信号处理模块和八个驱动信号输出端口；

所述八个驱动信号输出端口包括四个原边输出端口和四个副边输出端口；

所述周期信号输入端口用于输入周期信号，所述死区信号输入端口用于输入死区信号；所述信号处理模块用于处理所述周期信号和所述死区信号以生成四个原边开关管驱动信号，并通过四个所述原边输出端口输出四个所述原边开关管驱动信号；

所述信号延迟输入端口用于输入相位差信号，所述信号处理模块还用于处理所述周期信号、所述死区信号和所述相位差信号以生成四个副边开关管驱动信号，并通过四个所述副边输出端口输出四个所述副边开关管驱动信号。

在一个可能的示例中，所述信号处理模块包括第一信号处理模块和第二信号处理模块；

所述第一信号处理模块连接所述第二信号处理模块、所述周期信号输入端口、死区信号输入端口和四个所述原边输出端口；

所述第二信号处理模块连接所述信号延迟输入端口和四个所述副边输出端口。

在一个可能的示例中，四个所述原边输出端口包括第一输出端口、第二输出端口、第三输出端口和第四输出端口，所述第一输出端口和所述第四输出端口输出的驱动信号相同，所述第二输出端口和所述第三输出端口输出的驱动信号相同；

所述第一信号处理模块包括第一电路和第二电路；所述第一电路用于提供通过所述第一输出端口和所述第四输出端口输出的驱动信号，所述第二电路用于提供通过所述第二输出端口和所述第三输出端口输出的驱动信号。

在一个可能的示例中，所述第一电路包括锯齿波生成模块、第一幅值定位模块、第一加减器、第二加减器、第一常量模块、第二常量模块、第一条件选择开关、第二条件选择开关、第一符号模块、第一限幅模块和第一乘法运算模块；

所述锯齿波生成模块的输入端连接所述周期信号输入端口，所述锯齿波生成模块的输出端连接所述第一加减器的负输入端、所述第一条件选择开关的第二输入端、所述第一条件选择开关的第三输入端和所述第二条件选择开关的第二输入端；所述第一幅值定位模块连接所述第一加减器的正输入端；所述第一加减器的输出端连接所述第一条件选择开关的第一输入端；

所述第一常量模块连接所述第二条件选择开关的第一输入端，所述第二常量模块连接所述第二条件选择开关的第三输入端；

所述第一条件选择开关的输出端连接所述第二加减器的正输入端，所述第二加减器的负输入端连接所述死区信号输入端口，所述第二加减器的输出端连接所述第一符号模块的输入端，所述第一符号模块的输出端连接所述第一限幅模块的输入端，所述第一限幅模块的输出端连接所述第一乘法运算模块的输入端，所述第一乘法运算模块的输入端还连接所述第二条件选择开关的输出端；

所述第一乘法运算模块的输出端连接所述第一输出端口和所述第四输出端口。

在一个可能的示例中，所述第二电路包括第三加减器、第二幅值定位模块、第二符号模块、第二限幅模块、逻辑取反模块和第二乘法运算模块；

所述第三加减器的第一负输入端连接所述第一条件选择开关的输出端，所述第三加减器的第二负输入端连接所述死区信号输入端口，所述第三加减器的正输入端连接所述第二幅值定位模块；

所述第三加减器的输出端连接所述第二符号模块的输入端，所述第二符号模块的输出端连接所述第二限幅模块的输入端，所述第二限幅模块的输出端连接所述第二乘法运算模块的输入端；

所述逻辑取反模块的输入端连接所述第二条件选择开关的输出端，所述逻辑取反模块的输出端连接所述第二乘法运算模块的输入端；所述第二乘法运算模块的输出端连接所述第二输出端口和所述第三输出端口。

在一个可能的示例中，四个所述副边输出端口包括第五输出端口、第六输出端口、第七输出端口和第八输出端口，所述第五输出端口和所述第八输出端口输出的驱动信号相同，所述第六输出端口和所述第七输出端口输出的驱动信号相同；

所述第二信号处理模块包括第三电路和第四电路；所述第三电路用于提供通过所述第六输出端口和所述第七输出端口输出的驱动信号，所述第四电路用于提供通过所述第五输出端口和所述第八输出端口输出的驱动信号。

在一个可能的示例中，所述第三电路包括第四加减器、第五加减器、第六加减器、第一加法器、第三符号模块、第四符号模块、第三限幅模块、第四限幅模块和第三乘法运算模块；

所述第一加法器的输入端连接所述死区信号端口、所述第二幅值定位模块和所述信号延迟输入端口，所述第一加法器的输出端连接所述第四加减器的负输入端；所述第四加减器的正输入端连接所述锯齿波生成模块的输出端，所述第四加减器的输出端连接所述第三符号模块的输入端；所述第三符号模块的输出端连接所述第三限幅模块的输入端；所述第三限幅模块的输出端连接所述第三乘法运算模块的输入端；

所述第六加减器的正输入端连接所述第一幅值定位模块，所述第六加减器的负输入端连接所述信号延迟输入端口，所述第六加减器的输出端连接所述第五加减器的正输入端；所述第五加减器的负输入端连接所述锯齿波生成模块的输出端，所述第五加减器的输出端连接所述第四符号模块的输入端，所述第四符号模块的输出端连接所述第四限幅模块的输入端，所述第四限幅模块的输出端连接所述第三乘法运算模块的输入端；

所述第三乘法运算模块的输出端连接所述第六输出端口和所述第七输出端口。

在一个可能的示例中，所述第四电路包括第七加减器、第八加减器、第九加减器、第二加法器、第五符号模块、第六符号模块、第五限幅模块、第六限幅模块和第四乘法运算模块；

所述第二加法器的正输入端连接所述死区信号输入端口和所述信号延迟输入端口，所述第二加法器的输出端连接所述第七加减器的负输入端；所述第七加减器的正输入端连接所述锯齿波生成模块的输出端，所述第七加减器的输出端连接所述第五符号模块的输入端；所述第五符号模块的输出端连接所述第五限幅模块的输入端；所述第五限幅模块的输出端连接所述第四乘法运算模块的输入端；

所述第八加减器的正输入端连接所述第二幅值定位模块，所述第八加减器的负输入端连接所述信号延迟输入端口，所述第八加减器的输出端连接所述第九加减器的正输入端；所述第九加减器的负输入端连接所述锯齿波生成模块的输出端，所述第九加减器的输出端连接所述第六符号模块的输入端；所述第六符号模块的输出端连接所述第六限幅模块的输入端；所述第六限幅模块的输出端连接所述第四乘法运算模块的输入端；

所述第四乘法运算模块的输出端连接所述第五输出端口和所述第八输出端口。

在一个可能的示例中，所述锯齿波生成模块包括时间信号模块、乘除法运算模块、第三幅值定位模块、数值取余模块和信号处理模块；

所述乘除法运算模块的第一乘法输入端连接所述时间信号模块，所述乘除法运算模块的第二乘法输入端连接所述第三幅值定位模块，所述乘除法运算模块的除法输入端连接所述周期信号输入端口，所述乘除法运算模块的输出端连接所述数值取余模块的第一输入端口；所述数值取余模块的第二输入端连接所述第三幅值定位模块；所述数值取余模块的输出端连接所述信号处理模块的输入端，所述信号处理模块的输出端连接所述锯齿波生成模块的输出端。

本申请中，谐振电路LLC的驱动模块，包括周期信号输入端口、死区信号输入端口、信号延迟输入端口、信号处理模块和八个驱动信号输出端口；所述八个驱动信号输出端口包括四个原边输出端口和四个副边输出端口；所述周期信号输入端口用于输入周期信号，所述死区信号输入端口用于输入死区信号；所述信号处理模块用于处理所述周期信号和所述死区信号以生成四个原边开关管驱动信号，四个所述原边输出端口用于输出四个所述原边开关管驱动信号；所述信号延迟输入端口用于输入相位差信号，所述信号处理模块还用于处理所述周期信号、所述死区信号和所述相位差信号以生成四个副边开关管驱动信号，四个所述副边输出端口用于输出四个所述副边开关管驱动信号。本LLC驱动模块可根据周期信号和死区信号产生原边驱动信号；同时，可在产生原边驱动信号的基础上增加延迟信号，经处理后生成副边驱动信号，进而使得原边驱动信号和副边驱动信号在电路应用中满足同步整流功能的条件，无需增加用于产生副边驱动信号的额外电路，提高了同步整流功能的可靠性。另外本申请中的LLC驱动模块解决了MATLAB变频领域的仿真局限，拓宽了MATLAB在仿真领域的应用。

本申请的这些方面或其他方面在以下实时例的描述中会更加简明易懂。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所涉及到的附图作简单地介绍。

下面将对本申请实施例所涉及到的附图作简单地介绍。

图1是在本申请实施例提供的一种谐振电路LLC的驱动模块的结构示意图；

图2是图1中第一信号处理模块的电路结构示意图；

图3是图1中第二信号处理模块的电路结构示意图；

图4是在图2中锯齿波模块T1电路结构示意图；

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

以下分别进行详细说明。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、产品或设备固有的其他步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

本申请实施例提供的谐振电路LLC的驱动模块适用于谐振电路LLC DC/DC变压器，其中，所述变压器原副边分别接单相全桥电路，能量可以双向流动，能量正向流动时原边变频驱动，副边开关管工作在同步整流状态；能量反向流动时副边变频驱动，原边开关管工作在同步整流状态。其中所述变压器包括PWM1、PWM2、PWM3、PWM4、PWM5、PWM6、PWM7和PWM8，共八个驱动信号输入端口。本申请提供的谐振电路LLC的驱动模块可产生上述八个驱动信号输入端口需要的脉冲宽度调制(Pulse Width Modulation，PWM)驱动信号。

本谐振电路LLC的驱动模块，包括周期信号输入端口、死区信号输入端口、信号延迟输入端口、信号处理模块和八个驱动信号输出端口；所述八个驱动信号输出端口包括四个原边输出端口和四个副边输出端口；所述周期信号输入端口用于输入周期信号，所述死区信号输入端口用于输入死区信号；所述信号处理模块用于处理所述周期信号和所述死区信号以生成四个原边开关管驱动信号，并通过四个所述原边输出端口输出四个所述原边开关管驱动信号；所述信号延迟输入端口用于输入相位差信号，所述信号处理模块还用于处理所述周期信号、所述死区信号和所述相位差信号以生成四个副边开关管驱动信号，并通过四个所述副边输出端口输出四个所述副边开关管驱动信号。本LLC驱动模块可根据周期信号和死区信号产生原边驱动信号；同时，可在产生原边驱动信号的基础上增加延迟信号，经处理后生成副边驱动信号，进而使得原边驱动信号和副边驱动信号在电路应用中满足同步整流功能的条件，无需增加用于产生副边驱动信号的额外电路，提高了同步整流功能的可靠性。另外本申请中的LLC驱动模块解决了MATLAB变频领域的仿真局限，拓宽了MATLAB在仿真领域的应用。

请参阅图1，图1是本申请实施例提供的一种谐振电路LLC的驱动模块100的结构示意图，包括周期信号输入端口I1、死区信号输入端口I2、信号延迟输入端口I3、信号处理模块200和八个驱动信号输出端口；

所述八个驱动信号输出端口包括四个原边输出端口O1、O2、O3和O4以及四个副边输出端口O5、O6、O7和O8；

所述周期信号输入端口I1用于输入周期信号，所述死区信号输入端口I2用于输入死区信号；所述信号处理模块200用于处理所述周期信号和所述死区信号以生成四个原边开关管驱动信号，四个所述原边输出端口O1、O2、O3和O4用于输出四个所述原边开关管驱动信号；

所述信号延迟输入端口I3用于输入相位差信号，所述信号处理模块200还用于处理所述周期信号、所述死区信号和所述相位差信号以生成四个副边开关管驱动信号，四个所述副边输出端口O5、O6、O7和O8用于输出四个所述副边开关管驱动信号。

在一个可能的示例中，所述信号处理模块200包括第一信号处理模块210和第二信号处理模块220；

所述第一信号处理模块210连接所述第二信号处理模块220、所述周期信号输入端口I1、死区信号输入端口I2和四个所述原边输出端口O1、O2、O3和O4；

所述第二信号处理模块220连接所述信号延迟输入端口I3和四个所述副边输出端口O5、O6、O7和O8。

可见，本示例中，原边驱动信号和副边驱动信号均根据周期信号输入端口I1输入的周期信号和所述死区信号输入端口I2输入的所述死区信号生成，提高了使用原边驱动信号和副边驱动信号进行同步整流过程中的可靠性。

在一个可能的示例中，请参阅图2，图2是图1中第一信号处理模块210的电路示意图。四个所述原边输出端口包括第一输出端口O1、第二输出端口O2、第三输出端口O3和第四输出端口O4，所述第一输出端口O1和所述第四输出端口O4输出的驱动信号相同，所述第二输出端口O2和所述第三输出端口O3输出的驱动信号相同；

所述第一信号处理模块210包括第一电路211和第二电路212；所述第一电路211用于提供通过所述第一输出端口O1和所述第四输出端口O4输出的驱动信号，所述第二电路212用于提供通过所述第二输出端口O2和所述第三输出端口O3输出的驱动信号。

其中，第一输出端口O1输出的驱动信号是第一驱动信号，第二输出端口O2输出的是第二驱动信号；第三输出端口O3输出的是第三驱动信号，第四输出端口O4输出的是第四驱动信号；第一驱动信号和第四驱动信号相同，第二驱动信号和第三驱动信号相同，且第一驱动信号/第四驱动信号和第二驱动信号/第三驱动信号相互之间为互补驱动信号。

可见，本示例中，第一信号处理模块210可处理输入的周期信号和死区信号以生成需要的原边驱动信号。

在一个可能的示例中，如图2所示，所述第一电路211包括锯齿波生成模块T1、第一幅值定位模块P1、第一加减器A1、第二加减器A2、第一常量模块C1、第二常量模块C2、第一条件选择开关S1、第二条件选择开关S2、第一符号模块B1、第一限幅模块D1和第一乘法运算模块M1；

所述锯齿波生成模块T1的输入端连接所述周期信号输入端口I1，所述锯齿波生成模块T1的输出端连接所述第一加减器A1的负输入端、所述第一条件选择开关S1的第二输入端、所述第一条件选择开关S1的第三输入端和所述第二条件选择开关S2的第二输入端；所述第一幅值定位模块P1连接所述第一加减器A1的正输入端；所述第一加减器A1的输出端连接所述第一条件选择开关S1的第一输入端；

所述第一常量模块C1连接所述第二条件选择开关S2的第一输入端，所述第二常量模块C2连接所述第二条件选择开关S2的第三输入端；

所述第一条件选择开关S1的输出端连接所述第二加减器A2的正输入端，所述第二加减器A2的负输入端连接所述死区信号输入端口I2，所述第二加减器A2的输出端连接所述第一符号模块B1的输入端，所述第一符号模块B1的输出端连接所述第一限幅模块D1的输入端，所述第一限幅模块D1的输出端连接所述第一乘法运算模块M1的输入端，所述第一乘法运算模块M1的输入端还连接所述第二条件选择开关S2的输出端。

所述第一乘法运算模块M1的输出端连接所述第一输出端口O1和所述第四输出端口O4。

其中，锯齿波生成模块T1用于根据输入的周期信号生成锯齿波，生成的锯齿波的周期和输入的周期信号的周期相同，且幅值恒定为4096。幅值定位模块用于对幅值进行设定，无论输入信号的的频率如何变化，经幅值定位模块处理后幅值将会恒定在设定的数值；第一幅值定位模块P1的设定值为4096，及经第一幅值定位模块P1处理后的信号幅值恒定为4096。加减器可针对输入的信号进行加减计算，从加减器的正输入端输入的信号取输入信号的正值，从加减器的负输入端输入的信号取输入信号的负值，加减器再将所有输出端的信号相加并从输出端输出。第一常量模块的值恒定为0，第二常量模块的值恒定为1。条件选择开关有三个输入端口，中间的端口及第二输入端口是条件判断端口，具体判断条件可根据具体情况在模块中进行设定，当条件满足时输出端口与第一输入端口及图中条件选择开关中最上方的输入端口连接以输出第一输入端口输出的信号；当条件不满足时输出端口与第三输入端口及图中条件选择开关中最下方的输入端口连接以输出第三输入端口输入的信号。符号模块的输入端口输入的值大于0时输出是1，输入值小于0时输出是-1。限幅模块用来限制输出的信号值的范围。乘法运算用于将输入的两个信号相乘，并输出相乘后的结果。

在一个可能的示例中，如图2所示，所述第二电路212包括第三加减器A3、第二幅值定位模块P2、第二符号模块B2、第二限幅模块D2、逻辑取反模块N1和第二乘法运算模块M2；

所述第三加减器A3的第一负输入端连接所述第一条件选择开关S1的输出端，所述第三加减器A3的第二负输入端连接所述死区信号输入端口I2，所述第三加减器A3的正输入端连接所述第二幅值定位模块P2；

所述第三加减器A3的输出端连接所述第二符号模块B2的输入端，所述第二符号模块B2的输出端连接所述第二限幅模块D2的输入端，所述第二限幅模块D2的输出端连接所述第二乘法运算模块M2的输入端；

所述逻辑取反模块N1的输入端连接所述第二条件选择开关S2的输出端，所述逻辑取反模块N1的输出端连接所述第二乘法运算模块M2的输入端；所述第二乘法运算模块M2的输出端连接所述第二输出端口O2和所述第三输出端口O3。

可见，本示例中，第二电路212可生成第二输出端口O2输出的第二原边驱动信号和所述第三输出端口O3输出的第三原边驱动信号。

在一个可能的示例中，请参阅图3，图3是图1中第二信号处理模块220的电路示意图。四个所述副边输出端口包括第五输出端口O5、第六输出端口O6、第七输出端口O7和第八输出端口O8，所述第五输出端口O5和所述第八输出端口O8输出的驱动信号相同，所述第六输出端口O6和所述第七输出端口O7输出的驱动信号相同；

所述第二信号处理模块220包括第三电路221和第四电路222；所述第三电路221用于提供通过所述第六输出端口O6和所述第七输出端口O7输出的驱动信号，所述第四电路222用于提供通过所述第五输出端口O5和所述第八输出端口O8输出的驱动信号。

可见，本示例中，第二信号处理模块220可根据经第一信号处理模块210处理后的信号和信号延迟端口I3提供的相位差信号生成四个副边驱动信号；无需使用额外的硬件采样电路；简化了产生副边驱动信号的复杂程度；同时，使用同一周期信号和死区信号生成原边驱动信号和副边驱动信号，增加了使用上述原边驱动信号和副边驱动信号进行整流的可靠性；减少了生产成本，节约了物质资源。

在一个可能的示例中，如图3所示，所述第三电路221包括第四加减器A4、第五加减器A5、第六加减器A6、第一加法器F1、第三符号模块B3、第四符号模块B4、第三限幅模块D3、第四限幅模块D4和第三乘法运算模块M3；

所述第一加法器F1的输入端连接所述死区信号端口I2、所述第二幅值定位模块P2和所述信号延迟输入端口I3，所述第一加法器F1的输出端连接所述第四加减器A4的负输入端；所述第四加减器A4的正输入端连接所述锯齿波生成模块T1的输出端，所述第四加减器A4的输出端连接所述第三符号模块B3的输入端；所述第三符号模块B3的输出端连接所述第三限幅模块D3的输入端；所述第三限幅模块D3的输出端连接所述第三乘法运算模块M3的输入端；

所述第六加减器A6的正输入端连接所述第一幅值定位模块P1，所述第六加减器A6的负输入端连接所述信号延迟输入端口I3，所述第六加减器A6的输出端连接所述第五加减器A5的正输入端；所述第五加减器A5的负输入端连接所述锯齿波生成模块T1的输出端，所述第五加减器A5的输出端连接所述第四符号模块B4的输入端，所述第四符号模块B4的输出端连接所述第四限幅模块D4的输入端，所述第四限幅模块D4的输出端连接所述第三乘法运算模块M3的输入端；

所述第三乘法运算模块M3的输出端连接所述第六输出端口O6和所述第七输出端口O7。

其中，加法器可将所有输入端输入的信号进行相加，并生成相加后的结果。

可见，本示例中，第三电路221可生成第六输出端口O6输出的第六副边驱动信号和第七输出端口O7输出的第七副边驱动信号。

在一个可能的示例中，如图3所示,所述第四电路222包括第七加减器A7、第八加减器A8、第九加减器A9、第二加法器F2、第五符号模块B5、第六符号模块B6、第五限幅模块D5、第六限幅模块D6和第四乘法运算模块M4；

所述第二加法器F2的正输入端连接所述死区信号输入端口I2和所述信号延迟输入端口I3，所述第二加法器F2的输出端连接所述第七加减器A7的负输入端；所述第七加减器A7的正输入端连接所述锯齿波生成模块T1的输出端，所述第七加减器A7的输出端连接所述第五符号模块B5的输入端；所述第五符号模块B5的输出端连接所述第五限幅模块D5的输入端；所述第五限幅模块D5的输出端连接所述第四乘法运算模块M4的输入端；

所述第八加减器A8的正输入端连接所述第二幅值定位模块P2，所述第八加减器A8的负输入端连接所述信号延迟输入端口I3，所述第八加减器A8的输出端连接所述第九加减器A9的正输入端；所述第九加减器A9的负输入端连接所述锯齿波生成模块T1的输出端，所述第九加减器A9的输出端连接所述第六符号模块B6的输入端；所述第六符号模块B6的输出端连接所述第六限幅模块D6的输入端；所述第六限幅模块D6的输出端连接所述第四乘法运算模块M4的输入端；

所述第四乘法运算模块M4的输出端连接所述第五输出端口O5和所述第八输出端口O8。

可见，本示例中，第四电路222可生成第五输出端口O5输出的第五副边驱动信号和第八输出端口O8输出的第八副边驱动信号。

在一个可能的示例中，请参阅图4，图4是图2中锯齿波模块T1电路示意图，所述锯齿波生成模块T1包括时间信号模块K1、乘除法运算模块H1、第三幅值定位模块P3、数值取余模块R1和信号处理模块G1；

所述乘除法运算模块H1的第一乘法输入端连接所述时间信号模块K1，所述乘除法运算模块H1的第二乘法输入端连接所述第三幅值限定模块P3，所述乘除法运算模块H1的除法输入端连接所述周期信号输入端口I1，所述乘除法运算模块H1的输出端连接所述数值取余模块R1的第一输入端口；所述数值取余模块R1的第二输入端连接所述第三幅值限定模块P3；所述数值取余模块R1的输出端连接所述信号处理模块G1的输入端，所述信号处理模块G1的输出端连接所述锯齿波生成模块T1的输出端。

其中，时间信号模块可输出设定的恒定时间数值或者随时间变化的时间数值；乘除法运算模块可对输入的信号进行乘除法运算，具体的运算步骤可以是乘除法运算模块将乘法输入端输入的信号相乘之后，再除以除法输入端输入的信号，得到输出端输出的信号。数值取余模块包括两个输入端口，其中一个输入端口输入的信号作为被除数，另一个输入端口输入的信号作为除数，输出端口输出相除后的余数。信号处理模块可对上述输入的信号，在满足预设的信号质量或者预设的信号输出条件的情况下将信号输出。第三幅值定位模块P3的设定幅值为4096。锯齿波生成模块T1输出的载波信号为幅值恒定为4096，且周期等于输入的周期信号的周期。

可见，本示例中，锯齿波生成模块可根据周期信号生成需要的载波信号，实现了变频控制载波信号。

需要说明的是，对于前述的各申请实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。

上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。