具体实施方式

下面将参考附图来更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中阐述的实施例。而是，提供这些实施例以使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。

注意，对“一个实施例”、“另一实施例”等的引用不一定意味着仅一个实施例，并且对任何这样的短语的不同引用不一定针对相同的(多个)实施例。

将理解，尽管术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可以被称为第二元件或第三元件。

将进一步理解，当在本说明书中使用时，术语“包括”、“包括……的”、“包含”和“包含……的”指定存在所述元件，并且不排除存在或添加一个或多个其他元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项的任何和所有组合。

如本文中所使用的，除非上下文另外明确指出，否则单数形式也可以包括复数形式，反之亦然。除非另有说明或从上下文清楚地指向单数形式，否则在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应解释为“一个或多个”。

图1是图示执行多位预取操作的存储器装置100的图。存储器装置100可以包括核心区域(CORE AREA)110、外围区域(PERI AREA)120和焊盘区域(PAD AREA)130。

存储器装置100可以在核心区域110中包括多个存储器单元(未示出)。在写入操作中，存储器装置100可以将顺序输入的数据对齐，然后将经对齐的数据并行存储在多个存储器单元中。在读取操作中，存储器装置100可以从多个存储器单元并行地读取数据，然后顺序地输出所读取的数据。

对于这样的操作，存储器装置100可以与数据选通信号同步地顺序地输入和输出数据，并且与时钟信号同步地处理内部传输的数据。参考图1，存储器装置100可以在外围区域120中包括数据选通域电路122和时钟域电路124。数据选通域电路122可以响应于数据选通信号而将数据对齐，并且时钟域电路124可以响应于时钟信号而处理经对齐的数据。

此外，存储器装置100可以在焊盘区域130中包括多个输入/输出焊盘。多个输入/输出焊盘可以被划分为用于输入/输出数据和数据选通信号的数据焊盘DQ和数据选通焊盘DQS、以及用于接收命令/地址和时钟信号的命令/地址焊盘C/A和时钟焊盘CLK。

存储器装置100可以执行跨域操作，以允许与数据选通信号同步的数据与时钟信号同步。即，存储器装置100可以通过反映数据选通信号和时钟信号之间的定时差来调整数据的延迟。

参考图1，当数据选通域电路122和时钟域电路124被设置在外围区域120中时，从数据选通焊盘DQS到数据选通域电路122的信号路径与从时钟焊盘CLK到时钟域电路124的信号路径之间的长度差可以增加。为了使得时序与通过相对长的路径传输的时钟信号相匹配，存储器装置100可以在外围区域中包括用于延迟从数据选通域电路122输出的数据的延迟线。延迟线可以具有相对较大的延迟量，并且因此增加了存储器装置100的面积。

图2是图示根据本公开的一个实施例的存储器装置200的图。存储器装置200可以包括核心区域210和焊盘区域220。

如上所述，存储器装置200可以在核心区域210中包括多个存储器单元(未示出)。在写入操作中，存储器装置200可以将顺序输入的数据对齐，然后将经对齐的数据并行存储在多个存储器单元中。在读取操作中，存储器装置200可以从多个存储器单元并行地读取数据，然后顺序地输出所读取的数据。

存储器装置200的焊盘区域220可以被划分为第一焊盘区域222以及与第一焊盘区域222相邻设置的第二焊盘区域224。在第一焊盘区域222中，可以设置用于输入和输出数据以及数据选通信号的数据焊盘DQ以及数据选通焊盘DQS。在第二焊盘区域224中，可以设置用于接收命令/地址和时钟信号的命令/地址焊盘C/A和时钟焊盘CLK。

根据本公开的一个实施例，第一焊盘区域222中设置的数据对齐电路226可以响应于通过时钟焊盘CLK输入的时钟信号而将通过数据焊盘DQ输入/输出的数据对齐。即，数据对齐电路226可以将通过数据焊盘DQ顺序输入的数据对齐，然后通过连接在核心区域210和第一焊盘区域222之间的全局输入输出线GIO将经对齐的数据传输到核心区域210。数据对齐电路226可以将通过全局输入输出线GIO从多个存储器单元读取的数据对齐，然后将经对齐的数据顺序地传输到数据焊盘DQ。

数据对齐电路226被设置为与对应数据焊盘DQ重叠，使得可以减小数据对齐电路226和数据焊盘DQ之间的数据线的长度。然而，由于数据对齐电路226具有比数据焊盘DQ更大的面积，存储器装置200可以在第一焊盘区域222中进一步包括用于接收电源电压、接地电压和针对数据焊盘DQ的电压的电压焊盘VDD、VSS和VDQ。

在这种情况下，数据焊盘DQ可以关于电压焊盘VDD、VSS和VDQ对称地设置。即，可以关于一个电压焊盘VDD、VSS或VDQ对称地设置两个数据焊盘DQ，并且可以重复地设置数据焊盘DQ和电压焊盘VDD、VSS和VDQ的这种结构。

因此，数据对齐电路226可以设置在对应数据焊盘DQ的上部和与对应数据焊盘DQ相邻的电压焊盘VDD、VSS和VDQ的上部中。换言之，数据对齐电路226可以设置在与对应数据焊盘DQ和邻近于对应数据焊盘DQ的电压焊盘VDD、VSS和VDQ垂直的部分中。图2图示了其中与数据对齐电路226相对应的数据焊盘DQ与用于接收电源电压的电压焊盘VDD相邻的示例。在图2所示的实施例中，数据对齐电路226可以设置在数据焊盘DQ和电压焊盘VDD的上部中。结果，可以确保其中具有比数据焊盘DQ相对更大面积的数据对齐电路226与数据焊盘DQ相邻地设置的空间。

参考图2，数据对齐电路226可以被设置为与对应数据焊盘DQ重叠，并且与相邻电压焊盘VDD部分重叠。另一数据对齐电路可以被设置为与相邻电压焊盘VDD的其余部分(即，非重叠部分)重叠。即，数据对齐电路可以共享相邻电压焊盘VDD的上部。

图3是图示图2所示的数据对齐电路226的图。

数据对齐电路226可以将顺序输入到数据焊盘DQ的数据并行化，并且通过全局输入输出线GIO将经并行化的数据传输到核心区域。为此，数据对齐电路226可以包括输入电路310、数据转换电路320、选择电路330和数据驱动电路340。

输入电路310可以包括多个输入缓冲器。输入电路310可以接收通过数据焊盘DQ输入的数据，并将数据传输到数据转换电路320。数据转换电路320可以响应于数据选通信号DQS/DQSB而将通过输入电路310传输的数据转换为并行数据。当选择电路330选择并输出由数据转换电路320转换的多个并行数据时，数据驱动电路340可以响应于时钟信号CLK/CLKB，通过全局输入输出线GIO来传输选择电路330的输出数据。作为参考，数据选通信号DQSB是数据选通信号DQS的互补信号，并且时钟信号CLKB是时钟信号CLK的互补信号。

存储器装置200可以在第一焊盘区域222中包括基于数据选通信号DQS/DQSB执行操作的数据转换电路320和基于时钟信号CLK/CLKB执行操作的数据驱动电路340。因此，可以减小数据选通信号DQS/DQSB与时钟信号CLK/CLKB之间的路径长度的差。结果，存储器装置200可以在无需具有相对大量延迟的延迟线的情况下，通过调整缓冲器、转发器等的时序来执行跨域操作。延迟线可以被去除，并且可以减小用于驱动延迟线的驱动器电路的尺寸，使得可以减小存储器装置200的整个面积和功耗。

此外，数据对齐电路226可以将通过全局输入输出线GIO读取的并行数据顺序地输出到数据焊盘DQ。为此，数据对齐电路226可以进一步包括数据接收电路350、管道锁存电路360、输出驱动电路370和输出电路380。

数据接收电路350可以接收在全局输入输出线GIO上加载的数据，并且根据可以设置的带宽来选择性地输出数据。管道锁存电路360可以存储数据接收电路350的输出数据，将所存储的数据转换为串行数据，并且输出串行数据。输出驱动电路370可以与时钟信号CLK/CLKB同步地将由管道锁存电路360转换的串行数据通过输出电路380输出到数据焊盘DQ。

数据驱动电路340和数据接收电路350可以共享连接在存储器装置200的核心区域210和第一焊盘区域222之间的全局输入输出线GIO。因此，在存储器装置200中，从核心区域210连接到第一焊盘区域222(即，焊盘区域220)的数据线的数目(“4”，参见图2)可以被减小。当数据驱动电路340和数据接收电路350被设置在除焊盘区域220之外的另一区域中时，数据驱动电路340和数据接收电路350在所设置的区域和焊盘区域220之间不共享数据线。因此，数据线的数目(“6”至“8”，参见图1)可以增加，并且数据线的整个长度可以增加。

此外，最终与时钟信号CLK/CLKB同步输出数据的输出驱动电路370被设置在第一焊盘区域222中，使得可以减小与时钟信号CLK/CLKB同步的数据被输出到数据焊盘DQ的路径。根据存储器装置200，可以减少在与时钟信号CLK/CLKB同步的数据中可能附加出现的延迟，并且可以在更精确的定时输出数据。

根据本发明的实施例，多个输入/输出焊盘和用于将输入/输出数据对齐的电路可以被最优地设置在存储器装置的有限面积中。多个输入/输出焊盘和电路可以共享输入/输出线，使得可以减小存储器装置的整个面积。因此，可以增加存储器装置的管芯产率。

此外，存储器装置可以在无需使用具有相对大量延迟的延迟线的情况下，调整执行跨域操作的时序。随着延迟线从存储器装置中去除，用于驱动延迟线的驱动器电路的尺寸也可以减小，使得可以减少功耗以及存储器装置的面积。

尽管已关于特定实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。