时钟电路、时钟占空比调整和校准电路及其操作方法
阅读说明：本技术 时钟电路、时钟占空比调整和校准电路及其操作方法 (Clock circuit, clock duty ratio adjusting and calibrating circuit and operation method thereof ) 是由 黄天建 于 2019-08-20 设计创作，主要内容包括：时钟电路包括电平转换器组、调整电路和校准电路。电平转换器组配置为输出具有第一占空比的第一组相位时钟信号,并且耦合到调整电路。调整电路配置为响应于第一组相位时钟信号的第一相位时钟信号和第二相位时钟信号而生成第一时钟输出信号,并且响应于控制信号组调整第一时钟输出信号和第一时钟输出信号的第二占空比。校准电路耦合到调整电路,并且配置为基于输入占空比执行第一时钟输出信号的第二占空比的占空比校准,并且响应于占空比校准生成控制信号组。本发明的实施例还涉及时钟占空比调整和校准电路及其操作方法。(The clock circuit includes a group of level shifters, an adjustment circuit, and a calibration circuit. The set of level shifters is configured to output a first set of phase clock signals having a first duty cycle and is coupled to the adjustment circuit. The adjustment circuit is configured to generate a first clock output signal in response to a first phase clock signal and a second phase clock signal of the first set of phase clock signals, and adjust a second duty cycle of the first clock output signal and the first clock output signal in response to the control signal set. The calibration circuit is coupled to the adjustment circuit and configured to perform duty cycle calibration of a second duty cycle of the first clock output signal based on the input duty cycle and generate the control signal group in response to the duty cycle calibration. Embodiments of the invention also relate to clock duty cycle adjustment and calibration circuits and methods of operating the same.)
技术领域
本发明的实施例涉及时钟电路、时钟占空比调整和校准电路及其操作方法。
背景技术
半导体集成电路(IC)工业已经产生了多种数字器件以解决许多不同领域中的问题。这些数字器件中的一些(诸如电平转换器电路)被配置为使得能够操作能够在不同电压域中操作的电路。随着IC变得越来越小且越来越复杂，这些数字器件的工作电压继续降低，从而影响IC性能。
发明内容
本发明的实施例提供了一种时钟电路，包括：电平转换器组，配置为输出具有第一占空比的第一组相位时钟信号，所述电平转换器组中的每个电平转换器配置为输出所述第一组相位时钟信号的相应相位时钟信号；调整电路，耦合到所述电平转换器组，并且配置为：响应于所述第一组相位时钟信号的第一相位时钟信号和所述第一组相位时钟信号的第二相位时钟信号而生成第一时钟输出信号，所述第一时钟输出信号具有与所述第一占空比不同的第二占空比，并且响应于至少控制信号组调整所述第一时钟输出信号和所述第二占空比；以及校准电路，耦合到所述调整电路，并且配置为基于输入占空比执行所述第一时钟输出信号的所述第二占空比的占空比校准，并且响应于所述占空比校准生成所述控制信号组。
本发明的另一实施例提供了一种时钟占空比调整和校准电路，包括：环形振荡器，具有级组，所述环形振荡器配置为生成具有第一占空比的第一组相位时钟信号；电平转换器组，耦合到所述环形振荡器，并且配置为输出第二组相位时钟信号，每个电平转换器耦合到所述环形振荡器的所述级组的相应级，每个电平转换器配置为基于所述第一组相位时钟信号的相应相位时钟信号输出所述第二组相位时钟信号的相应相位时钟信号；占空比调整电路，耦合到所述电平转换器组，并且配置为：接收所述第二组相位时钟信号，响应于所述第二组相位时钟信号的第一相位时钟信号和所述第二组相位时钟信号的第二相位时钟信号生成第一时钟输出信号，所述第一时钟输出信号具有占空比，并且响应于至少控制信号组调整所述第一时钟输出信号和所述占空比；以及占空比校准电路，耦合到所述占空比调整电路，并且配置为基于输入占空比执行所述第一时钟输出信号的所述占空比的校准，并且响应于所述第一时钟输出信号的所述占空比的所述校准而生成所述控制信号组。
本发明的又一实施例提供了一种操作时钟占空比调整和校准电路的方法，所述方法包括：由环形振荡器生成具有第一占空比的第一组相位时钟信号，所述环形振荡器具有级组；基于所述第一组相位时钟信号，由电平转换器组生成第二组相位时钟信号，所述电平转换器组耦合到所述环形振荡器，响应于所述第一组相位时钟信号的相应相位时钟信号，生成所述第二组相位时钟信号的每个相位时钟信号；响应于所述第二组相位时钟信号的第一相位时钟信号和所述第二组相位时钟信号的第二相位时钟信号，由占空比调整电路生成第一时钟输出信号，所述第一时钟输出信号具有第二占空比；以及基于至少输入占空比，由占空比校准电路校准所述第一时钟输出信号的所述第二占空比，所述占空比校准电路耦合到所述占空比调整电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的电路的框图。
图2A是根据一些实施例的电路的电路图。
图2B是根据一些实施例的电路的电路图。
图2C是根据一些实施例的电路的电路图。
图2D是根据一些实施例的电路的真值表。
图3是根据一些实施例的电路的波形图。
图4是根据一些实施例的电路的波形图。
图5是根据一些实施例的电平转换器电路的电路图。
图6是根据一些实施例的加扰器电路的电路图。
图7A是根据一些实施例的电路的波形图。
图7B是根据一些实施例的电路的波形图。
图8是根据一些实施例的电路的状态转变的图。
图9是根据一些实施例的操作电路的方法的流程图。
图10是根据一些实施例的控制器1000的示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，时钟占空比调整和校准电路包括环形振荡器、电平转换器组、占空比调整电路和占空比校准电路。
在一些实施例中，环形振荡器包括级组。在一些实施例中，环形振荡器被配置为生成具有第一占空比的第一组相位时钟信号。
在一些实施例中，电平转换器组耦合到环形振荡器，并且被配置为输出第二组相位时钟信号。在一些实施例中，每个电平转换器被配置为基于第一组相位时钟信号的相应相位时钟信号输出第二组相位时钟信号的相应相位时钟信号。
在一些实施例中，占空比调整电路耦合到电平转换器组，并且被配置为响应于第二组相位时钟信号的第一相位时钟信号和第二组相位时钟信号的第二相位时钟信号生成第一时钟输出信号。在一些实施例中，第一时钟输出信号具有占空比。在一些实施例中，占空比调整电路还被配置为响应于至少控制信号组调节或调整第一时钟输出信号和占空比。
在一些实施例中，占空比校准电路耦合到占空比调整电路，并且被配置为基于输入占空比来执行第一时钟输出信号的占空比的校准。在一些实施例中，占空比校准电路被配置为响应于第一时钟输出信号的占空比的校准而生成该控制信号组。在一些实施例中，占空比校准电路包括基于输入占空比信号可编程的参考发生器电路。在一些实施例中，参考发生器电路被配置为响应于输入占空比生成参考占空比信号。在一些实施例中，占空比校准电路基于参考占空比信号调整第一时钟输出信号的占空比。
在一些实施例中，通过使用该控制信号组，占空比校准电路被配置为自动校准占空比调整电路并且不使用芯片级的模拟电压测量。
在一些实施例中，时钟输出信号的占空比独立于第一相位时钟信号、调整的第一相位时钟信号和第二相位时钟信号中的每个的占空比。在一些实施例中，通过独立于第一相位时钟信号、调整的第一相位时钟信号和第二相位时钟信号的占空比，与其它方法相比，时钟占空比调整和校准电路对于损坏的输入波形更稳健。
在一些实施例中，通过独立于第一相位时钟信号、调整的第一相位时钟信号和第二相位时钟信号的占空比，时钟占空比调整和校准电路被配置为输出具有与第一组相位时钟信号相同的频率的时钟输出信号，而不使用占用更多区域并且增加额外复杂性的分频器。
在一些实施例中，占空比校准电路包括与具有较高频率的信号一起使用的滤波器，并且因此滤波器占用的面积小于利用具有较低频率的信号的滤波器。
电路
图1是根据一些实施例的电路100的框图。在一些实施例中，电路100是时钟占空比调整和校准电路。
电路100包括时钟生成电路102、电平转换器电路组104、占空比调整电路106和占空比校准电路108。
时钟生成电路102耦合到电平转换器电路组104。时钟生成电路102被配置为生成具有占空比DC1的第一组相位时钟信号CLK1。在一些实施例中，第一组相位时钟信号CLK1的每个时钟信号从第一组相位时钟信号CLK1的相邻时钟信号偏移相位差
在一些实施例中，时钟生成电路102耦合到具有第一电源电压VDDI(图5)的第一电压供应节点(未示出)，并且因此称为处于VDDI电压域中。在一些实施例中，第一电源电压VDDI具有第一电压摆幅。在一些实施例中，第一组相位时钟信号CLK1中的一个或多个具有第一电压摆幅。
该电平转换器电路组104耦合到时钟生成电路102，并且被配置为输出第二组相位时钟信号CLK2。在一些实施例中，第二组相位时钟信号CLK2具有占空比DC1。该电平转换器电路组104被配置为接收第一组相位时钟信号CLK1。在一些实施例中，该电平转换器电路组104被配置为响应于第一组相位时钟信号CLK1生成第二组相位时钟信号CLK2。在一些实施例中，第二组相位时钟信号CLK2的每个时钟信号从第二组相位时钟信号CLK2的相邻时钟信号偏移相位差
在一些实施例中，该电平转换器电路组104耦合到具有第二电源电压VDDM(图5)的第二电压供应节点(未示出)，并且因此称为处于VDDM电压域中。在一些实施例中，第二电源电压VDDM与第一电源电压VDDI不同。在一些实施例中，第二电源电压VDDM具有与第一电压摆幅不同的第二电压摆幅。在一些实施例中，VDDM电压域与VDDI电压域不同。
该电平转换器电路组104包括一个或多个电平转换器电路，其被配置为将来自VDDI电压域的第一组相位时钟信号CLK1的至少一个信号从使用电源电压VDDI的VDDM电压域转换为使用电源电压VDDM的VDDM电压域。在一些实施例中，第二组相位时钟信号CLK1中的一个或多个称为电平转换时钟信号。在一些实施例中，第二组相位时钟信号CLK1中的一个或多个具有第二电压摆幅。
占空比调整电路106耦合到该电平转换器电路组104和占空比校准电路108。占空比调整电路106被配置为接收第二组相位时钟信号CLK2并且生成至少响应第二组相位时钟信号CLK2的第一时钟输出信号CLKout或控制信号组CS。在一些实施例中，第一时钟输出信号具有占空比DC2。在一些实施例中，占空比DC2与占空比DC1不同。在一些实施例中，占空比DC2与占空比DC1相同。在一些实施例中，第一时钟输出信号CLKout是电路100的输出信号。
在一些实施例中，占空比调整电路106被配置为响应于至少控制信号组CS来调整第一时钟输出信号CLKout的占空比DC2。
在一些实施例中，占空比调整电路106被配置为响应于至少控制信号组CS或第二组相位时钟信号CLK2来调整第一时钟输出信号CLKout和占空比DC2。
占空比校准电路108被配置为接收输入占空比DCin、第一时钟输出信号CLKout和相应占空比DC2。占空比校准电路108耦合到占空比调整电路106，并且被配置为至少基于输入占空比DCin实施第一时钟输出信号CLKout的占空比DC2的占空比校准。在一些实施例中，输入占空比DCin由用户接收。在一些实施例中，输入占空比DCin由另一电路接收。
占空比校准电路108被配置为响应于第一时钟输出信号CLKout的占空比DC2的占空比校准而生成控制信号组CS。在一些实施例中，占空比校准电路108被配置为比较第一时钟输出信号CLKout的占空比DC2和输入占空比DCin，并基于第一时钟输出信号CLKout的占空比DC2和输入占空比DCin的比较生成该控制信号组CS。
图2A是根据一些实施例的电路200A的电路图。
电路200A是图1的电路100的实施例。在一些实施例中，电路200A或电路200B(图2B)是时钟占空比调整和校准电路。
电路200A包括环形振荡器202、电平转换器电路组204、占空比调整电路206和占空比校准电路208。
环形振荡器202是图1的时钟生成电路102的实施例，并且省略了类似的详细描述。环形振荡器202被配置为生成第一组相位时钟信号CLK1。在一些实施例中，第一组相位时钟信号CLK1至少包括相位时钟信号CLK1a、CLK1b、CLK1c、CLK1d或CLK1e。
环形振荡器202具有N级(统称为“级组”(未标记))，其中，N是对应于环形振荡器202中的级数的整数。该级组的每个级均被配置为生成第一组相位时钟信号CLK1的相应相位时钟信号CLK1a、CLK1b、CLK1c、CLK1d或CLK1e。在一些实施例中，该级组(未标记)的级数N是奇数。在一些实施例中，第一组相位时钟信号CLK1的相位时钟信号的数量是奇数，并且等于整数N。第一组相位时钟信号CLK1的级数N或相位时钟信号的其它数量在本发明的范围内。
环形振荡器202包括第一组反相器I1、第二组反相器I2和缓冲器组B1。
第一组反相器I1至少包括以环形耦合在一起的反相器I1[a]、I1[b]、I1[c]、I1[d]或I1[e]。反相器I1[a]的输出端子耦合到反相器I1[b]的输入端子。反相器I1[b]的输出端子耦合到反相器I1[c]的输入端子。反相器I1[c]的输出端子耦合到反相器I1[d]的输入端子。反相器I1[d]的输出端子耦合到反相器I1[e]的输入端子。第一端(未标记)上的反相器I1[e]的输出端子耦合至与第一端相对的一端(未标记)上的反相器I1[a]的输入端子。
在一些实施例中，第一组反相器I1中的每个反相器对应于该级组(未标记)的级。在一些实施例中，第一组反相器I1中的反相器的数量是奇数。
第二组反相器I2为至少反相器I2[a]、I2[b]或I2[c]。反相器I2[a]的输入端子耦合到反相器I1[b]的输入端子和反相器I1[a]的输出端子。反相器I2[b]的输入端子耦合到反相器I1[d]的输入端子和反相器I1[c]的输出端子。反相器I2[c]的输入端子耦合到反相器I1[a]的输入端子和反相器I1[e]的输出端子。反相器I2[a]、I2[b]、I2[c]被配置为生成第一组相位时钟信号CLK1的相应相位时钟信号CLK1a、CLK1c、CLK1e。
相应的反相器I2[a]、I2[b]、I2[c]的输出端子耦合到电平转换器组204的电平转换器20aa、204c、204e的相应输入端子。
在一些实施例中，第二组反相器I2中的每个反相器耦合到第一组反相器I1的相应反相器对和电平转换器组204中的相应电平转换器。
该组缓冲器B1包括至少缓冲器B1[a]或B1[b]。缓冲器B1[a]的输入端子耦合到反相器I1[b]的输出端子和反相器I1[c]的输入端子。缓冲器B1[b]的输入端子耦合到反相器I1[d]的输出端子和反相器I1[e]的输入端子。在一些实施例中，该组缓冲器B1被配置为向第一组相位时钟信号的相位时钟信号CLK1b和CLk1d提供延迟。
相应缓冲器B2[a]、B2[b]的输出端子耦合到电平转换器组204的电平转换器204b、204d的相应输入端子。
在一些实施例中，该组缓冲器B1中的每个缓冲器耦合到第一组反相器I1的另一相应反相器对和电平转换器组204中的另一相应电平转换器。
电平转换器组电路204是图1的电平转换器电路组104的实施例，并且省略了类似的详细描述。电平转换器组电路204耦合到环形振荡器202和占空比调整电路206。
电平转换器组电路204被配置为生成第二组相位时钟信号CLK2。在一些实施例中，第二组相位时钟信号CLK2至少包括相位时钟信号CLKp1、CLKp2、CLKp3、CLKp4或CLKp5。在一些实施例中，每个电平转换器被配置为基于第一组相位时钟信号CLK1的相应的相位时钟信号CLK1a、CLK1b、CLK1c、CLK1d、CLK1e生成或输出第二组相位时钟信号CLK2的相应相位时钟信号CLKp1、CLKp2、CLKp3、CLKp4、CLKp5。在一些实施例中，电平转换器组204中的每个电平转换器耦合到环形振荡器202的级组(未标记)的相应级。
占空比调整电路206是图1的占空比调整电路106的实施例，并且省略了类似的详细描述。
占空比调整电路206耦合到电平转换器组204和占空比校准电路208。在一些实施例中，占空比调整电路206被配置为至少接收第二组相位时钟信号CLK2。在一些实施例中，占空比调整电路206被配置为响应于第二组相位时钟信号的第一相位时钟信号(例如，相位时钟信号CLKp1)和第二组相位时钟信号CLK2的第二相位时钟信号CLKpm而生成第一时钟输出信号CLKout。在一些实施例中，第二组相位时钟信号CLK2的第二相位时钟信号CLKpm包括相位时钟信号CLKp2、CLKp3、CLKp4或CLKp5。
占空比调整电路206被配置为生成具有占空比DC2的第一相位时钟输出信号CLKout。在一些实施例中，根据公式2(如下所述)确定第一相位时钟输出信号CLKout的占空比DC2。
在一些实施例中，占空比调整电路206被配置为响应于第一相位时钟信号CLKp1或CLKp1’与第二相位时钟信号CLKpm之间的相位差来调整第一相位时钟输出信号CLKout的占空比DC2。例如，在一些实施例中，随着第一相位时钟信号CLKp1或CLKp1’与第二相位时钟信号CLKpm之间的相位差
占空比调整电路206包括多路复用器210、可调整延迟电路212和边沿触发的触发器214。
多路复用器210耦合到电平转换器组204的电平转换器子组。例如，多路复用器210耦合到电平转换器组204的电平转换器204b、204c、204d和204e。多路复用器210被配置为从电平转换器组204的相应的电平转换器子组(例如，204b、204c、204d)接收第二组相位时钟信号CLK2的相位时钟信号(例如，CLKp2、CLKp3、CLKp4、CLKp5)的子组。例如，多路复用器210被配置为从电平转换器组204的相应的电平转换器204b、204c、204d和204e接收第二组相位时钟信号CLK2的相位时钟信号CLKp2、CLKp3、CLKp4、CLKp5。
多路复用器210被配置为接收选择控制信号SEL。多路复用器210还耦合到边沿触发的触发器214，并且被配置为将第二组相位时钟信号CLK2的第二相位时钟信号CLKpm输出到边沿触发的触发器214。
多路复用器210被配置为响应于选择控制信号SEL输出第二组相位时钟信号CLK2的第二相位时钟信号CLKpm。例如，在一些实施例中，选择控制信号SEL确定多路复用器210将哪个输入信号(例如，CLKp2、CLKp3、CLKp4、CLKp5)作为第二组相位时钟信号CLK2的第二相位时钟信号CLKpm输出到边沿触发的触发器214。
通过使用选择控制信号SEL来确定或调整第一时钟输出信号CLKout的占空比DC2。
在一些实施例中，多路复用器210被配置为通过使用选择控制信号SEL来提供第一时钟输出信号CLKout的占空比DC2的粗调。在一些实施例中，多路复用器210被配置为通过占空比调整步骤DS1设置或调整第一时钟输出信号CLKout的占空比DC2。
可调占空比电路206和多路复用器210关于波形的操作的附加细节在图4中进一步描述。
例如，在一些实施例中，第一相位时钟输出信号CLKout的占空比DC2可以通过占空比调整步骤DS1的量递增、递减或调整。占空比调整步骤DS1由公式1表示。
DS1＝100％/2N (1)
占空比调整步骤DS1与环形振荡器202或202’(图2B)中的级数N有关。
第一相位时钟输出信号CLKout的占空比DC2由公式2表示。
DC2＝(100％/2N)*L＝DS1*L (2)
在一些实施例中，L是对应于范围从1到N-1的占空比调整步骤的数量的整数。例如，在一些实施例中，基于占空比调整步骤数DS1(公式1)确定或调整第一相位时钟输出信号CLKout的占空比DC2。换句话说，基于所选择的步骤L的数量，将调整第一相位时钟输出信号CLKout的占空比DC2。在一些实施例中，相对于第一相位时钟信号CLKp1计算第一时钟输出信号CLKout的占空比DC2。换句话说，第一相位时钟信号CLKp1用作参考相位以计算占空比DC2。
在一些实施例中，占空比调整步骤DS1的数量L与选择控制信号SEL和环形振荡器202或202’(图2B)中的级数N有关。在一些实施例中，每个占空比调整步骤DS1与第二组相位时钟信号CLK2的一对相邻相位时钟信号之间的相应相位差
在一些实施例中，占空比调整步骤DS1的数量L(例如，1、2、3或4)与选择控制信号选择的相应信号(例如，CLKp2、CLKp3、CLKp4或CLKp5)有关。SEL作为多路复用器210的输出作为第二相位时钟信号CLK2。例如，每个步骤(例如，步骤1,2,3,4)与被选择作为多路复用器210的输出的相应相位时钟信号(例如，CLKp1，CLKp2，CLKp3，CLKp4)相关联。
例如，在一些实施例中，如图2A所示，环形振荡器202具有5级，从而使得N等于5，因此占空比调整步骤DS1等于每步10％。换句话说，在该实施例中，第一相位时钟输出信号CLKout的占空比DC2可以由占空比调整电路206以每步10％递增或调整。然而，在本实施例中，由于N等于5，所以步骤L的数量等于4。因此，在本实施例中，第一相位时钟输出信号CLKout的占空比DC2可以递增或调整10％，20％，30％或40％。在一些实施例中，占空比调节步骤DS1提供第一时钟输出信号CLKout的占空比DC2的粗调。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp2作为第二输出信号CLKpm，则步骤L的数量为1，并且占空比DC2每步调整10％并且占空比DC2的总量调整10％。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp3作为第二输出信号CLKpm，则步骤L的数量为2，并且占空比DC2每步调整10％并且占空比DC2的总量调整10％。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp3作为第二输出信号CLKpm，则步骤L的数量为2，并且占空比DC2每步调整10％并且占空比DC2的总量调整20％。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp4作为第二输出信号CLKpm，则步骤L的数量为3，并且占空比DC2每步调整10％并且占空比DC2的总量调整30％。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp5作为第二输出信号CLKpm，则步骤L的数量为4，并且占空比DC2每步调整10％并且占空比DC2的总量调整40％。
在一些实施例中，多路复用器210被配置为从外部用户接收选择控制信号SEL。在一些实施例中，多路复用器210被配置为从控制器230接收选择控制信号SEL。在一些实施例中，多路复用器210被配置为从另一电路(未示出)接收选择控制信号。
可调整延迟电路212耦合到电平转换器组204的电平转换器204a和边沿触发的触发器214。可调整延迟电路212被配置为响应于第二组相位时钟信号CLK2的第一相位时钟信号CKLp1和该控制信号组CS输出调整的第一相位时钟信号CLKp1’或第二组相位时钟信号CLK2的相位时钟信号CLKp1。在一些实施例中，可调整延迟电路212被配置为响应于至少控制信号组CS调整第一相位时钟输出信号CLKout和占空比DC2。在一些实施例中，可调整延迟电路212是缓冲电路212a，其被配置为向调整的第一相位时钟信号CLKp1’或第一相位时钟信号CLKp1提供或调整延迟，从而调整占空比DC2。在一些实施例中，通过调节提供给调节的第一相位时钟信号CLKp1’或第一相位时钟信号CLKp1的延迟，使得输出时钟信号CLKout的占空比DC2的变化。
在一些实施例中，由可调整延迟电路212或缓冲电路212a提供的延迟量称为第一时钟输出信号CLKout的占空比DC2的微调。在一些实施例中，可调整延迟电路212或缓冲电路212a被配置为将每步的第一时钟输出信号CLKout的占空比DC2调整约1％至约2％。对第一时钟输出信号CLKout的占空比的其它调整在本发明的范围内。
在一些实施例中，可调整延迟电路212提供的延迟量基于该控制信号组CS。例如，在一些实施例中，该控制信号组被配置为调整缓冲电路212a的供电电压(未标记)。在一些实施例中，提供给缓冲电路212a的电源电压(未标记)的增加将减少缓冲电路提供的延迟。在一些实施例中，提供给缓冲电路212a的电源电压(未标记)的减小将增加缓冲电路提供的延迟。
在一些实施例中，通过调整提供给调整的第一相位时钟信号CLKp1’或第一相位时钟信号CLKp1的延迟，使得调整的第一相位时钟信号CLKp1’或第一相位时钟信号CLKp1的相位变化。在一些实施例中，由于边沿触发的触发器214(下面描述)的输出基于输入的相位差
用于调整调整的第一相位时钟信号CLKp1’或第一相位时钟信号CLKp1的延迟的其它配置和电路类型在本发明的范围内。
边沿触发的触发器214耦合到多路复用器210，可调整延迟电路212和占空比校准电路208。边沿触发的触发器214被配置为响应于第二组相位时钟信号CLK2的第二相位时钟信号CLKpm，以及调节的第一相位时钟信号CLKp1’或第一相位时钟信号CLKp1输出第一时钟输出信号CLKout。
在一些实施例中，时钟输出信号CLKout由边沿触发的触发器214基于边沿触发的触发器214的输入信号(例如，CLKpm和CLKp1或CLKp1’)之间的相位差
在一些实施例中，时钟输出信号CLKout的占空比DC2独立于调整的第一相位时钟信号CK1p1’、第一相位时钟信号CLKp1和第二相位时钟信号CLKpm中的每个的占空比DC1。在一些实施例中，通过独立于提供给边沿触发的触发器214的输入信号(例如，CLKp1、CLKp1’、CLKpm)的占空比，与其它方法相比，电路200A或200B对于损坏的输入波形更稳健。。
在一些实施例中，通过独立于提供给边沿触发的触发器214的输入信号(例如，CLKp1、CLKp1’、CLKpm)的占空比，电路200A或200B(图2B)被配置为输出具有与第一组相位时钟信号CLK1相同频率的时钟输出信号CLKout，而不使用占用更多区域并且增加额外复杂性的分频器。
边沿触发的触发器214相对于波形的操作的附加细节在图3中进一步描述。
在一些实施例中，边沿触发的触发器214包括SR触发器。在一些实施例中，边沿触发的触发器包括DQ触发器、T触发器、JK触发器等。
SR触发器包括NOR逻辑门NOR1和NOR逻辑门NOR2。
NOR逻辑门NOR1包括输出端子，其被配置为输出第一时钟输出信号CLKout，并且耦合到占空比校准电路208和NOR逻辑门NOR2的第二输入端子。NOR逻辑门NOR1还包括耦合到多路复用器210的第一输入端子，以及耦合到NOR逻辑门NOR2的输出端子的第二输入端子。
NOR逻辑门NOR2包括输出端子，其被配置为输出反相的第一时钟输出信号CLKoutB，并且耦合到NOR逻辑门NOR1的第二输入端子。NOR逻辑门NOR2还包括耦合到可调整延迟电路212的第一输入端子，以及耦合到NOR逻辑门NOR1的输出端子的第二输入端子。
在一些实施例中，NOR逻辑门NOR2的输出端子被配置为生成具有反相占空比DC2’的反相第一时钟输出信号CLKoutB。在一些实施例中，反相第一时钟输出信号CLKoutB从第一时钟输出信号CLKout反相。在一些实施例中，反相占空比DC2’从占空比DC2反相。例如，在一些实施例中，如果DC2的占空比等于20％，则反相占空比DC2’等于80％。在一些实施例中，通过具有反向占空比DC2’和占空比DC2，电路200A或200B被配置为生成具有宽范围占空比(例如，DC2、DC2’)的输出信号(例如，CLKout、CLKoutB)。
其它配置和其它类型的边沿触发电路在本发明的范围内。
占空比校准电路208是图1的占空比校准电路108的实施例，并且省略了类似的详细描述。占空比校准电路208耦合到占空比调整电路206。在一些实施例中，占空比校准电路208被配置为至少接收输入占空比DCin或具有占空比DC2的第一时钟输出信号CLKout。占空比校准电路208被配置为基于输入占空比DCin实施第一时钟输出信号CLKout的占空比DC2的校准，并且响应于占空比DC2的校准生成该控制信号组CS。在一些实施例中，占空比校准电路108被配置为比较第一时钟输出信号CLKout的占空比DC2和输入占空比DCin，并且基于第一时钟输出信号CLKout的占空比DC2和输入占空比DCin的比较来生成该控制信号组CS。在一些实施例中，通过使用该控制信号组CS，占空比校准电路208被配置为自动校准占空比调整电路206并且不使用芯片级的模拟电压测量。
占空比校准电路208包括可编程占位参考发生器电路220、加扰器电路222、滤波器224、滤波器226、比较器228和控制器230。
可编程占位参考发生器电路220被配置为接收输入占空比DCin。在一些实施例中，可编程占位参考发生器电路220可基于所接收的输入占空比信号而编程。可编程占位参考发生器电路220耦合到加扰器电路222。可编程占位参考发生器电路220被配置为响应于输入占空比DCin生成占空比参考信号RS。在一些实施例中，输入占空比DCin由用户接收。在一些实施例中，输入占空比DCin由另一电路接收。在一些实施例中，占空比校准电路208基于参考占空比信号RS调整第一时钟输出信号CLKout的占空比DC2。
在一些实施例中，输入占空比DCin是表示为百分比的数字。例如，在一些实施例中，输入占空比DCin等于33％。
在一些实施例中，占空比参考信号RS是对应于输入占空比DCin的Y个数字的二进制串，其中，Y是对应于二进制串的长度的整数。例如，在一些实施例中，对于输入占空比DCin等于33％，对于12(Y＝12)个数字的二进制串，占空比参考信号RS是“111100000000”。在该实例中，12个数字的二进制串包括四个逻辑1和八个逻辑0，并且逻辑1的数量除以二进制串Y的长度(例如，4/12)对应于33％的输入占空比。
用于输入占空比DCin或占空比参考信号RS的其它类型的数据在本发明的范围内。可编程工作参考发生器电路220的其它电路类型或配置在本发明的范围内。
加扰器电路222耦合到可编程工作参考发生器电路220和滤波器224。加扰器电路222被配置为从可编程工作参考发生器电路220接收占空比参考信号RS。加扰器电路222被配置为响应于占空比参考信号RS生成加扰占空比信号SS。
加扰占空比信号SS是参考占空比RS的重新排列或加扰版本。在一些实施例中，加扰占空比信号SS具有与参考占空信号RS相同的长度Y。在一些实施例中，加扰器电路222被配置为通过生成加扰信号SS来截断占空比参考信号RS的一系列逻辑1和逻辑0。在一些实施例中，加扰器电路222将占空比参考信号RS的逻辑1和逻辑0的串重新排列为加扰占空比信号SS中的较短系列的逻辑1和逻辑0。例如，在一些实施例中，对于占空比参考信号RS为“111100000000”，对于12(Y＝12)个数的二进制串，加扰占空比信号SS为“100010001000”。关于波形的加扰器电路222的附加细节在图7A中进一步描述。用于加扰信号SS的其它布置或数据类型在本发明的范围内。
在一些实施例中，通过重新排列逻辑1和0的序列，与参考信号RS的频率相比，加扰信号SS的频率增加，但是加扰信号SS的占空比和参考信号RS的占空比是相同的。
在一些实施例中，加扰器电路222被配置为减小滤波的加扰占空比信号FS1与滤波的第一时钟输出信号FS2之间的差异，这使得滤波的加扰占空比信号FS1对于比较器228更准确并且减少校准时间。例如，在一些实施例中，如果滤波的加扰占空比信号FS1与滤波的第一时钟输出信号FS2的差异较大，则占空比调整电路206的校准将增加。在一些实施例中，通过减小滤波的加扰占空比信号FS1与滤波的第一时钟输出信号FS2之间的差异，加扰器电路222减少占空比调整电路206的校准时间。
加扰器电路222的其它电路类型或配置在本发明的范围内。
滤波器224耦合到加扰器电路222和比较器228。滤波器224被配置为从加扰器电路222接收加扰的占空比信号SS。滤波器224被配置为响应于加扰占空比信号SS而生成滤波的加扰占空比信号FS1。
滤波器226耦合到边沿触发的触发器214和比较器228。滤波器226被配置为从边沿触发的触发器214接收第一时钟输出信号CLKout。滤波器226被配置为响应于第一时钟输出信号CLKout生成滤波的第一时钟输出信号FS2。
在一些实施例中，滤波器224是与滤波器226相同类型的滤波器。在一些实施例中，至少滤波器224或滤波器226是具有等于0赫兹(Hz)的中心频率FC的低通滤波器。在一些实施例中，至少滤波器224或滤波器226是RC低通滤波器。在一些实施例中，滤波器224和滤波器226是具有相同电阻R和电容C值的RC低通滤波器。
在一些实施例中，滤波器224包括与第一电容器C1(未示出)串联耦合的第一电阻器R1(未示出)。在一些实施例中，第一电阻器R1(未示出)具有第一电阻，并且第一电容器C1(未示出)具有第一电容。
在一些实施例中，滤波器226包括与第二电容器C2(未示出)串联耦合的第二电阻器R2(未示出)。在一些实施例中，第二电阻器R2(未示出)具有第二电阻，并且第二电容器C2(未示出)具有第二电容。
在一些实施例中，第一电阻器R1的第一电阻等于第二电阻器R2的第二电阻。在一些实施例中，第一电阻器R1的第一电容等于第二电阻器R2的第二电容。
滤波器224或226的其它滤波器类型或配置在本发明的范围内。
比较器228耦合到滤波器224和滤波器226。比较器228被配置为从加扰器电路222接收滤波的加扰占空比信号FS1，并从边沿触发的触发器214接收滤波的第一时钟输出信号FS2。比较器228被配置基于滤波的加扰占空比信号FS1和滤波的第一时钟输出信号FS2的比较，生成比较信号CPS。在一些实施例中，比较器228被配置为检测滤波的加扰占空比信号FS1与滤波的第一时钟输出信号FS2之间的关系。在一些实施例中，比较器228被配置为比较滤波的加扰占空比信号FS1和滤波的第一时钟输出信号FS2。比较器228被配置为将比较信号CPS输出到控制器230。
在一些实施例中，比较信号CPS对应于具有二进制值的数字信号。在一些实施例中，如果滤波的加扰占空比信号FS1的电压大于滤波的第一时钟输出信号FS2，则比较信号CPS对应于逻辑1。在一些实施例中，如果滤波的加扰占空比信号FS1的电压小于滤波的第一时钟输出信号FS2，则比较信号CPS对应于逻辑0。比较信号CPS的其它逻辑值在本发明的范围内。
控制器230耦合到比较器228和延迟调整电路212。控制器230被配置为响应于比较信号COS生成该控制信号组CS。在一些实施例中，控制器230还被配置为响应比较信号COS生成校准标记信号CAL。
至少该控制信号组CS或校准标志信号CAL存储在控制器230或控制器1000(图10)中的存储器1004(图10中示出)中。在一些实施例中，每组控制信号CS具有占空比调整电路206的相应配置或校准。
在一些实施例中，控制器230是占空比校准有限状态机(FSM)。在一些实施例中，控制器214对应于可编程逻辑器件、可编程逻辑控制器、一个或多个逻辑门、一个或多个触发器、一个或多个中继器件等。在一些实施例中，图8中示出了控制器230的占空比校准有限状态机的状态图。在一些实施例中，如果校准标记信号CAL具有特定值(在图8中讨论)，则控制器230被配置为进入空闲状态，从而使得该控制信号组CS被配置为不改变或调整占空比调整电路206的时钟输出信号CLKout的占空比DC2的电路。
在一些实施例中，控制器230还耦合到多路复用器210，并且还被配置为生成选择控制信号SEL，其用于对占空比调整电路206的时钟输出信号CLKout进行额外的粗调。
控制器230的其它配置在本发明的范围内。
图2B是根据一些实施例的电路200B的电路图。
电路200B是图1的电路100的实施例。
电路200B是电路200A的变形，并且因此省略类似的详细描述。例如，电路200B示出了环形振荡器202’包括偶数级的实例。
与图1、图2A至图2B、图3、图4至图6、图7A至图7B、图8至图10(如下所示)中的一个或多个中的那些相同或相似的组件赋予相同的参考编号，并且因此省略其详细描述。
与图2A的电路200A相比，环形振荡器202’代替环形振荡器202、电平转换器组204’代替电平转换器组204、第一组相位时钟信号CLK1’代替第一组相位时钟信号CLK1，并且因此省略类似的详细描述。
电路200B包括环形振荡器202’、电平转换器电路组204’、占空比调整电路206和占空比校准电路208。
与图2A的电路200A相比，环形振荡器202’是具有偶数级的差分环形振荡器。换句话说，环形振荡器202’的级数N是偶数。
环形振荡器202’是图1的时钟生成电路102的实施例，并且省略了类似的详细描述。环形振荡器202’被配置为生成第一组相位时钟信号CLK1’。
第一组相位时钟信号CLK1’是图2A的第一组相位时钟信号CLK1的变形，并且省略了类似的详细描述。与第一组相位时钟信号CLK1相比，第一组相位时钟信号CLK1’不包括CLK1e。在一些实施例中，第一组相位时钟信号CLK1’至少包括相位时钟信号CLK1a’、CLK1b’、CLK1c’或CLK1d’。在一些实施例中，相位时钟信号CLK1a’、CLK1b’、CLK1c’或CLK1d’类似于相应的相位时钟信号CLK1a、CLK1b、CLK1c或CLK1d，并且因此省略类似的详细描述。
环形振荡器202’具有N级(统称为“级组”(未标记))，其中，N是对应于环形振荡器202’中的级数的整数。在一些实施例中，该级组(未标记)的级数N是偶数。
该级组的每个级被配置为生成第一组相位时钟信号CLK1’的相应相位时钟信号CLK1a’、CLK1b’、CLK1c’或CLK1d’。在一些实施例中，第一组相位时钟信号CLK1’的相位时钟信号的数量是偶数，并且等于整数N。第一组相位时钟信号CLK1’的级N或相位时钟信号的数量在本发明的范围内。
环形振荡器202’包括第三组反相器I3、第四组反相器I4、第五组反相器I5和一组锁存器L1。
第三组反相器I3和第四组反相器I4类似于第一组反相器I1，并且因此省略类似的详细描述。
第三组反相器I3至少包括反相器I3[a]、I3[b]、I3[c]或I3[d]。第三组反相器I3布置在第一路径250上，第一路径250具有第一端(未标记)和与第一端相对的第二端(未标记)。
第四组反相器I4至少包括反相器I4[a]、I4[b]、I4[c]或I4[d]。第四组反相器I4布置在第二路径252上，第二路径252具有第一端(未标记)和与第一端相对的第二端(未标记)。在一些实施例中，第一路径250的第二端耦合到第二路径252的第一端。在一些实施例中，第一路径250的第一端耦合到第二路径252的第二端。
在一些实施例中，第三组反相器I3中的至少一个反相器耦合到第四组反相器I4中的至少一个反相器。
反相器I3[a]的输出端子耦合到反相器I3[b]的输入端子。反相器I3[b]的输出端子耦合到反相器I3[c]的输入端子。反相器I3[c]的输出端子耦合到反相器I3[d]的输入端子。反相器I3[d]的输出端子耦合到反相器I4[a]的输入端子。
反相器I4[a]的输出端子耦合到反相器I4[b]的输入端子。反相器I4[b]的输出端子耦合到反相器I4[c]的输入端子。反相器I4[c]的输出端子耦合到反相器I4[d]的输入端子。反相器I4[d]的输出端子耦合到反相器I3[a]的输入端子。
在一些实施例中，第三组反相器I3中的每个反相器或第四组反相器I4中的每个反相器对应于该级组(未标记)的级。在一些实施例中，第三组反相器I3或第四组反相器I4的反相器的数量是偶数。
该组锁存器L1至少包括锁存器L1[a]、L1[b]、L1[c]或L1[d]。在一些实施例中，锁存器组L1的至少锁存器L1[a]、L1[b]、L1[c]或L1[d]被配置为锁存或存储输入信号的状态。在一些实施例中，该组锁存器L1中的每个锁存器包括彼此耦合的一对反相器(未标记)。
锁存器L1[a]的第一端子耦合到反相器I3[b]的输入端子和反相器I3[a]的输出端子。锁存器L1[a]的第二端子耦合到反相器I4[b]的输入端子、反相器I4[a]的输出端子和反相器I5[a]的输入端子。
锁存器L1[b]的第一端子耦合到反相器I3[c]的输入端子、反相器I3[b]的输出端子和反相器I5[b]的输入端子。锁存器L1[b]的第二端子耦合到反相器I4[c]的输入端子和反相器I4[b]的输出端子。
锁存器L1[c]的第一端子耦合到反相器I3[d]的输入端子和反相器I3[c]的输出端子。锁存器L1[c]的第二端子耦合到反相器I4[d]的输入端子、反相器I4[c]的输出端子和反相器I5[c]的输入端子。
锁存器L1[d]的第一端子耦合到反相器I4[a]的输入端子、反相器I3[d]的输出端子和反相器I5[d]的输入端子。锁存器L1[d]的第二端子耦合到反相器I3[a]的输入端子和反相器I4[d]的输出端子。
与图2A的环形振荡器202相比，第五组反相器I5代替第二组反相器I2和缓冲器组B1，并且因此省略类似的详细描述。
第五组反相器I5至少为反相器I5[a]、I5[b]、I5[c]或I5[d]。反相器I5[a]、I5[b]、I5[c]和I5[d]被配置为生成第一组相位时钟信号CLK1’的相应相位时钟信号CLK1a’、CLK1b’、CLK1c’和CLK1d’。
相应的反相器I5[a]、I5[b]、I5[c]和I5[d]的输出端子耦合到电平转换器组204’的电平转换器204a’、204b’、204c’和204d’的相应输入端子。
在一些实施例中，第五组反相器I5中的每个反相器耦合到环形振荡器202’的级组的相应级和电平转换器组204’的相应电平转换器。
在一些实施例中，环形振荡器202’是差分4级环形振荡器240。在一些实施例中，反相器I3[a]、反相器I4[a]和锁存器L1[a]是环形振荡器202’的差分级240a。在一些实施例中，反相器I3[b]、反相器I4[b]和锁存器L1[b]是环形振荡器202’的差分级240b(未标记)。在一些实施例中，反相器I3[c]、反相器I4[c]和锁存器L1[c]是环形振荡器202’的差分级240c(未标记)。在一些实施例中，反相器I3[d]、反相器I4[d]和锁存器L1[d]是环形振荡器202’的差分级240d(未标记)。
电平转换器电路组204’是图2A的电平转换器电路组204的变形，并且省略了类似的详细描述。与电平转换器电路组204相比，该电平转换器电路组204’不包括电平转换器电路204e。
该电平转换器电路组204’耦合到环形振荡器202’和占空比调整电路206。该电平转换器电路组204’包括电平转换器电路204a、204b、204c和204d。
该电平转换器电路组204’被配置为生成第二组相位时钟信号CLK2。在一些实施例中，第二组相位时钟信号CLK2至少包括相位时钟信号CLKp1、CLKp2、CLKp3或CLKp4。在一些实施例中，该电平转换器组204’中的每个电平转换器被配置为基于第一组相位时钟信号CLK1’的相应相位时钟信号CLK1a’、CLK1b’、CLK1c’、CLK1d’生成或输出第二组相位时钟信号CLK2的相应相位时钟信号CLKp1、CLKp2、CLKp3、CLKp4。在一些实施例中，该电平转换器组204’中的每个电平转换器耦合到环形振荡器202’的级组(未标记)的相应级。
图2C是根据一些实施例的图2A中的电路200A或图2B的电路200B的边沿触发的触发器214的放大部分200C。图2D是根据一些实施例的图2A中的电路200A或图2B中的电路200B的边沿触发的触发器214的真值表200D。
如图2C所示，边沿触发的触发器214具有置位(S)和复位(R)输入以及P和Q输出。图2C的边沿触发的触发器214的R输入对应于第二相位时钟信号CLKpm。图2C的边沿触发的触发器214的S输入对应于调整的第一相位时钟信号CLKp1’或第一相位时钟信号CLKp1。图2C的边沿触发的触发器214的P输出对应于第一输出时钟信号CLKout。图2C的边沿触发的触发器214的Q输出对应于反相的第一输出时钟信号CLKoutB。
如图2D所示，如果S输入是逻辑1并且R输入是逻辑0，则P输出是逻辑1。如图2D所示，如果S输入为逻辑0且R输入为逻辑1，则P输出为逻辑0。
波形
图3是根据一些实施例的诸如图2A中的电路200A和图2B中的电路200B的电路的波形300的曲线图。
波形300包括由图2A至图2B的占空比调整电路206的边沿触发的触发器214执行的第一相位时钟信号CLKp1和第二相位时钟信号CLKpm的占空比调整中的信号波形。在该图示中，曲线302具有30％的占空比，曲线304具有30％的占空比，并且曲线306具有50％的占空比。在一些实施例中，波形300包括在由图2A至图2B的占空比调整电路206的边沿触发的触发器214执行的调节的第一相位时钟信号CLKp1’和第二相位时钟信号CLKpm的占空比调整中的信号波形。
在一些实施例中，曲线302表示由边沿触发的触发器214的输入端子接收的图2A至图2C的第一相位时钟信号CLKp1或调整的第一相位时钟信号CLKp1’；曲线304表示由边沿触发的触发器214的输入端子接收的第二相位时钟信号CLKpm；并且曲线306表示由边沿触发的触发器214的输出端子输出的第一时钟输出信号CLKout。
在一些实施例中，曲线302的第一边缘和曲线304的第一边缘彼此偏移相位差ΔPHI。在一些实施例中，相位差ΔPHI对应于图2A至图2C的相位差
在一些实施例中，曲线306具有在曲线306的第一端点和曲线306的第二端点之间限定的占空比ΔT。在一些实施例中，曲线306的占空比ΔT对应于图2A至图2C的第一输出时钟控制信号CLKout的占空比DC2。
在一些实施例中，基于边沿触发的触发器214的输入信号(例如，曲线302和曲线304)之间的相位差ΔPHI，由边沿触发的触发器214生成曲线306。在一些实施例中，曲线306的占空比ΔT基于边沿触发的触发器214的输入信号(例如，曲线302和曲线304)的相位差ΔPHI。
在时间T1处，曲线302从低逻辑值转变为高逻辑值，使得曲线306从低逻辑值转变为高逻辑值。换句话说，由于边沿触发的触发器214是边沿触发的器件，因此边沿触发的触发器214的输入信号(例如，第一相位时钟信号CLKp1)从低逻辑值到高逻辑值的转变使得边沿触发的触发器214的输出信号(例如，第一输出时钟信号CLKout)也从低逻辑值转变为高逻辑值(如曲线306所示)。因此，曲线302的边缘用于生成曲线306的第一边缘，其限定曲线306的占空比ΔT的第一端点。在一些实施例中，曲线306的占空比ΔT对应于第一输出时钟信号CLKout的占空比DC2。例如，在一些实施例中，曲线302和曲线306在时间T1处的转变对应于图2D的表200D的行1的条目。
在时间T1之后且在时间T2之前，曲线302从高逻辑值转变为低逻辑值，但是曲线306不受曲线302的这种转变的影响。例如，在一些实施例中，曲线302的这种转变对应于图2D的表200D中所示的条目的从行1到行2的转变，并且通过输入上的这种改变，边沿触发的触发器214的P输出不受影响(例如，最后状态被锁存)。
在时间T2处，曲线304从低逻辑值转变为高逻辑值，使得曲线306从高逻辑值转变为低逻辑值。换句话说，由于边沿触发的触发器214是边沿触发的器件，因此边沿触发的触发器214的输入信号(例如，第二相位时钟信号CLKpm)从低逻辑值到高逻辑值的转变使得边沿触发的触发器214的输出信号(例如，第一输出时钟信号CLKout)从高逻辑值转变为低逻辑值(如曲线306所示)。因此，曲线304的边缘用于生成曲线306的第二边缘，其限定曲线306的占空比ΔT的第二端点。在一些实施例中，曲线306的占空比ΔT对应于第一输出时钟信号CLKout的占空比DC2。
例如，在一些实施例中，曲线304和曲线306在时间T2处的转变对应于图2D的表200D中所示的条目的从第2行到第3行的转变，并且边沿触发的触发器214的P输出从逻辑1转变为逻辑0。
在时间T2之后并且在时间T3之前，曲线304从高逻辑值转变为低逻辑值，但是曲线306不受曲线304的这种转变的影响。例如，在一些实施例中，曲线304的这种转变对应于图2D的表200D中所示的条目的从第3行到第4行的转变，并且通过输入上的这种改变，边沿触发的触发器214的P输出不受影响(例如，最后状态被锁存)。
从时间T3到T4的曲线302、304和306的波形类似于相应时间T1到T2，并且因此为了简洁起见而省略类似的详细描述。
在一些实施例中，曲线306的占空比ΔT独立于曲线302和曲线304中的每个的占空比30％。在一些实施例中，通过独立于提供给边沿触发的触发器214的输入信号(例如，曲线302和曲线304)的占空比30％，与其它方法相比，对于损坏的输入波形更稳健。
在一些实施例中，通过独立于提供给边沿触发的触发器214的输入信号(例如，曲线302和曲线304)的占空比30％，电路200A或200B(图2B)被配置输出具有与输入信号相同频率的时钟输出信号CLKout(曲线306)，而不使用占用更多区域和额外复杂性的分频器。
图4是根据一些实施例的诸如图2A的电路200A或图2B的电路200B的电路的波形400的图。
波形400包括由图2A至图2B的占空比调整电路206的边沿触发的触发器214执行的第一相位时钟信号CLKp1和第二相位时钟信号CLKpm的占空比调整中的信号波形。
在该图示中，曲线402具有14％的占空比，曲线404具有14％的占空比，曲线406具有12.5％的占空比，曲线408具有25％的占空比，曲线410具有37.5％的占空比，并且曲线412具有50％的占空比。
在一些实施例中，波形400包括由图2A至图2B的占空比调整电路206的边沿触发的触发器214执行的调整的第一相位时钟信号CLKp1’和第二相位时钟信号CLKpm的占空比调整中的信号波形。
在一些实施例中，曲线402表示由边沿触发的触发器214的输入端子接收的第一相位时钟信号CLKp1或调整的第一相位时钟信号CLKp1’；曲线404表示由多路复用器210的输入端子接收并由多路复用器210作为第二相位时钟信号CLKpm输出到边沿触发的触发器214的输入端子的相位时钟信号CLKp2；曲线406表示当多路复用器210选择相位时钟输出信号CLKp2作为第二相位时钟信号CLKpm时，由边沿触发的触发器214的输出端子输出的第一时钟输出信号CLKout；曲线408表示当多路复用器210选择相位时钟输出信号CLKp3作为第二相位时钟信号CLKpm时，由边沿触发的触发器214的输出端子输出的第一时钟输出信号CLKout；曲线410表示当多路复用器210选择相位时钟输出信号CLKp4作为第二相位时钟信号CLKpm时，由边沿触发的触发器214的输出端子输出的第一时钟输出信号CLKout；曲线412表示当多路复用器210选择相位时钟输出信号CLKp5作为第二相位时钟信号CLKpm时，由边沿触发的触发器214的输出端子输出的第一时钟输出信号CLKout。
在一些实施例中，多路复用器210被配置为通过使用选择控制信号SEL来提供第一时钟输出信号CLKout的占空比DC2的粗调。在一些实施例中，多路复用器210被配置为通过占空比调整步骤DS1调整第一时钟输出信号CLKout的占空比DC2。
例如，在一些实施例中，如图2B所示，环形振荡器202具有4级，使得N等于4，并且因此占空比调整步骤DS1的每级等于12.5％。换句话说，在该实施例中，第一相位时钟输出信号CLKout的占空比DC2可以由占空比调整电路206每级递增或调整12.5％。然而，在本实施例中，由于N等于4，所以步骤L的数量等于3。因此，在本实施例中，第一相位时钟输出信号CLKout的占空比DC2可以递增或调整12.5％、25％或37.5％。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp2(例如，曲线406)作为第二输出信号CLKpm，则步骤L的数量为1，并且占空比DC2每级调整12.5％并且调整的占空比DC2的总量为12.5％。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp3(例如，曲线408)作为第二输出信号CLKpm，则步骤L的数量是2，并且占空比DC2每级调整12.5％并且调整的占空比DC2的总量为25％。
例如，在一些实施例中，如果多路复用器210选择相位时钟信号CLKp4(例如，曲线410)作为第二输出信号CLKpm，则步骤L的数量是3，并且占空比DC2每级调整12.5％并且调整的占空比DC2的总量为37.5％。
水平转换电路
图5是根据一些实施例的电平转换器电路500的电路图。
电平转换器电路500是图1的电平转换器电路组104的至少一个电平转换器电路、至少图2A的电平转换器电路组204中的电平转换器电路或至少图2B的电平转换器电路组204’中的电平转换器电路的实施例并且省略了类似的详细描述。
电平转换器电路500是时钟电平转换器电路，其被配置为将时钟信号从使用电源电压VDDI的低电压域转换到使用电源电压VDDM的高电压域。
在一些实施例中，电平转换器电路500被配置为接收时钟信号CLK。在一些实施例中，时钟信号CLK对应于第一组相位时钟信号CLK1或CLK1’的一个或多个相位时钟信号(图1或图2A至图2B)
在一些实施例中，电平转换器电路500可用于生成时钟信号CLK_LS。在一些实施例中，时钟信号CLK_LS对应于第二组相位时钟信号CLK2(图1或图2A至图2B)的一个或多个相位时钟信号。
电平转换器电路500被配置为在输入端子(未标记)上接收信号CLK，并且在输出端子(未标记)上输出信号CLK_LS。信号CLK对应于电平转换器电路500的输入信号，并且信号CLK_LS对应于电平转换器电路500的输出信号。电平转换器电路500被配置为基于信号CLK生成信号CLK_LS。
信号CLK_LS对应于信号CLK的电平转换版本。在一些实施例中，电平转换器电路500的信号CLK的电压电平小于电平转换器电路500的信号CLK_LS的电压电平。在一些实施例中，电平转换器电路500的信号CLK的电压电平大于电平转换器电路500的信号CLK_LS的电压电平。
电平转换器电路500包括反相器502、N型金属氧化物半导体(NMOS)晶体管504、P型MOS(PMOS)晶体管506、PMOS晶体管508、PMOS晶体管510、PMOS晶体管512、NMOS晶体管514和反相器516。
反相器502的输入端子被配置为接收信号CLK。反相器502的输入端子、PMOS晶体管506的栅极端子和NMOS晶体管504的栅极端子中的每个彼此耦合。反相器502的输出端子被配置为输出信号CLKB1。在一些实施例中，信号CLKB1是信号CLK的反相版本。反相器502被配置为基于信号CKPI生成信号CLKB1。反相器502耦合到电源电压VDDI。在一些实施例中，反相器502是耦合到电源电压VDDI和参考电压VSS的CMOS反相器类型。
NMOS晶体管504的栅极端子被配置为接收时钟信号CLK。NMOS晶体管504的源极端子耦合到供应参考电压VSS。NMOS晶体管504的漏极端子、PMOS晶体管506的漏极端子、PMOS晶体管510的栅极端子和反相器516的输入端子中的每个在节点5-N1处耦合在一起。
PMOS晶体管506的栅极端子被配置为接收时钟信号CLK。PMOS晶体管506的源极端子耦合到PMOS晶体管508的漏极端子。
PMOS晶体管508的源极端子与电源电压VDDM耦合。PMOS晶体管508的栅极端子、NMOS晶体管514的漏极端子和PMOS晶体管512的漏极端子中的每个在节点5-N2处彼此耦合。PMOS晶体管508的栅极端子被配置为在节点5-N2处接收电压。在一些实施例中，基于节点5-N2处的电压导通或截止PMOS晶体管508。
NMOS晶体管504、PMOS晶体管506和PMOS晶体管508被配置为设置节点5-N1的电压，该电压对应于信号CLK_LSB。例如，在一些实施例中，如果NMOS晶体管504导通，则NMOS晶体管504被配置为将节点5-N1拉向参考电压VSS。例如，在一些实施例中，如果PMOS晶体管506和508导通，则PMOS晶体管506和508被配置为将节点5-N1拉向电源电压VDDM。
PMOS晶体管510的源极端子与电源电压VDDM耦合。PMOS晶体管510的漏极端子与PMOS晶体管512的源极端子耦合。PMOS晶体管510的栅极端子至少耦合到节点5-N1。节点5-N1处的电压对应于信号CLK_LSB。PMOS晶体管510的栅极端子被配置为接收信号CLK_LSB。在一些实施例中，基于节点5-N1处的电压(其对应于信号CLK_LSB)来导通或截止PMOS晶体管510。
PMOS晶体管512的栅极端子被配置为从反相器502接收信号CLKB1。PMOS晶体管512的栅极端子、NMOS晶体管514的栅极端子和反相器502的输出端子中的每个彼此耦合。
NMOS晶体管514的栅极端子被配置为从反相器502接收信号CLKB1。NMOS晶体管514的源极端子耦合到供应参考电压VSS。
NMOS晶体管514、PMOS晶体管510和PMOS晶体管512被配置为设置节点5-N1的电压，该电压对应于信号CLK_LSB。例如，在一些实施例中，如果NMOS晶体管514导通，则NMOS晶体管514被配置为将节点5-N2拉向参考电压VSS。例如，在一些实施例中，如果PMOS晶体管510和512导通，则PMOS晶体管510和512被配置为将节点5-N2拉向电源电压VDDM。
反相器516的输入端子被配置为从节点5-N1接收信号CLK_LSB。反相器516的输出端子被配置为输出信号CLK_LS。在一些实施例中，信号CLK_LS是信号CLK_LSB的反相版本。反相器516被配置为基于信号CLK_LSB生成信号CLK_LS。反相器516耦合到电源电压VDDM。在一些实施例中，反相器516是耦合到电源电压VDDM和参考电压VSS的CMOS反相器类型。信号CLK_LS对应于电平转换器电路500的输出信号。信号CLK_LS是信号CLK的电平转换版本。例如，信号CLK_LS是使用电源电压VDDM的高电压域时钟信号，而信号CLK是使用电源电压VDDI的低电压域时钟信号。
用于电平转换器电路600的其它配置和类型的电平转换器在本发明的范围内。
加扰器电路
图6是根据一些实施例的加扰器电路600的电路图。
电路600是图2A至图2B的加扰器电路222的实施例。
电路600包括XOR逻辑门602、转换寄存器606、XOR逻辑门610和加扰器控制器620。在一些实施例中，XOR逻辑门602、转换寄存器606、XOR逻辑门610是线性反馈转换寄存器(LFSR)630的一部分。其它类型的转换寄存器在本发明的范围内。
在一些实施例中，占空比参考信号RS由电路600接收，并且与LFSR630的输出信号(例如，第二XOR输出信号X2)组合以生成加扰信号X1。
XOR逻辑门602包括耦合到XOR逻辑门610的输出端子的第一输入端子，并且配置为接收第二XOR输出信号X2。XOR逻辑门602还包括第二输入端子，配置为接收占空比参考信号RS。在一些实施例中，XOR逻辑门602的第二输入端子耦合到参考发生器电路220。XOR逻辑门602还包括耦合到触发器606a的输出端子，并且配置为输出第一XOR输出信号X1。
转换寄存器604包括一个或多个触发器606a、...、606f、......、606l或606m(以下统称为“触发器组606”)。触发器组606中的触发器的其它数量在本发明的范围内。转换寄存器604中的触发器组606的其它类型的触发器在本发明的范围内。转换寄存器604配置为接收加扰信号X1，并生成输出转换寄存器信号SR1和输出转换寄存器信号SR2。
XOR逻辑门610包括第一输入端子，第一输入端子耦合到转换寄存器606m的输出端子，并且配置为接收输出转换寄存器信号SR1。XOR逻辑门610还包括第二输入端子，第二输入端子耦合到转换寄存器606f的输出端子，并配置为接收输出转换寄存器信号SR1。XOR逻辑门610还包括输出端子，输出端子耦合到XOR逻辑门602的第一输入端子，并配置为输出第二XOR输出信号X2。
加扰器控制器620耦合到XOR逻辑门602的输出端子，并且配置为接收加扰信号X1。加扰器控制器620还配置为接收占空比参考信号RS。在一些实施例中，加扰器控制器620耦合到图2A至图2B的可编程占位参考发生器电路220和滤波器224。
加扰器控制器620配置为响应于占空比参考信号RS和加扰信号X1而生成加扰占空比信号SS。在一些实施例中，图6的占空比参考信号RS是图2A至图2B的占空比参考信号RS，并且因此省略了类似的详细描述。在一些实施例中，图6的加扰占空比信号SS是图2A至图2B的加扰占空比信号SS，并且因此省略了类似的详细描述。
在一些实施例中，加扰器控制器620是加扰器有限状态机(FSM)。在一些实施例中，加扰器控制器620对应于可编程逻辑器件、可编程逻辑控制器、一个或多个逻辑门、一个或多个触发器、一个或多个中继器件等。
加扰器控制器620配置为针对每个周期检查占空比参考信号RS，并且一旦周期的剩余部分达到占空比参考信号RS中的逻辑1的最大数，则将占空比参考信号RS中的逻辑1替换为逻辑0。例如，在一些实施例中，对于占空比参考信号RS在一个周期中对于10(Y＝10)个二进制串是“0000000011”，占空比是20％并且一个周期中的占空比参考信号RS中有2个逻辑1。
例如，在这些实施例中，对于占空比参考信号RS为“0000000011”，LFSR 630生成加扰信号X1为“01001001010001...”，并且加扰器控制器620接收每个信号X1和RS。在这些实施例中，加扰器控制器620逐位查看占空比参考信号RS和加扰信号X1，并对占空比参考信号RS中的逻辑1的数量进行计数。在这些实施例中，当加扰器控制器620到达加扰信号X1的第8个条目“01001001010001”(逻辑1)时，加扰器控制器620替换逻辑1并用逻辑0填充加扰信号X1的剩余部分，如图所示，“0100100000”是加扰占空比信号SS。换句话说，在一些实施例中，加扰器控制器620在1个周期中检查加扰信号X1，并且一旦在一个周期的加扰信号X1中达到逻辑1的最大数量，加扰器控制器620以逻辑0填充用于加扰占空比信号SS信号的剩余的二进制串。
用于占空比参考信号RS或加扰信号SS的其它布置或数据类型也在本发明的范围内。
在一些实施例中，通过重新排列逻辑1和0的序列，与占空比参考信号RS的频率相比，加扰信号SS的频率增加，但是加扰信号SS的占空比和参考信号RS的占空比是相同的。
在一些实施例中，通过重新排列逻辑1和0的序列，与参考信号RS的频率相比，加扰信号SS的频率增加，但是加扰信号SS的占空比和参考信号RS的占空比是相同的。
在一些实施例中，加扰器电路620增加加扰信号SS的频率，这导致滤波器224用于具有较高频率的信号，因此占用的面积小于用于具有较低频率的信号的滤波器。
在一些实施例中，加扰器电路620配置为减小滤波的加扰占空比信号FS1与滤波的第一时钟输出信号FS2之间的差异，这使得滤波的加扰占空比信号FS1对于比较器228更准确并且减少校准时间。例如，在一些实施例中，如果滤波的加扰占空比信号FS1与滤波的第一时钟输出信号FS2的差异较大，则占空比调整电路206的校准将增加。在一些实施例中，通过减小滤波的加扰占空比信号FS1与滤波的第一时钟输出信号FS2之间的差异，加扰器电路222减少占空比调整电路206的校准时间。
加扰器电路620的其它配置和类型在本发明的范围内。
波形
图7A是根据一些实施例的电路(诸如图2A中的电路200A或图2B中的电路200B)的波形700A的曲线图。
波形700A包括由边沿触发的触发器214、可编程占位参考发生器电路220和加扰器电路222或620生成的信号的波形。
在一些实施例中，曲线702表示由图1和图2A至图2C的边沿触发的触发器214输出的第一时钟输出信号CLKout；曲线704表示由可编程占位参考发生器电路220的输出端子输出的占空比参考信号RS；并且曲线706表示由加扰器电路222或620的输出端子输出的加扰信号SS。
在该图示中，曲线702具有4GHZ的频率和33％的占空比，曲线704具有0.33GHZ的频率和33％的占空比，并且曲线706具有1GHZ的频率和33％的占空比。
如图7A所示，时间T1和T2之间的时间是第一时钟输出信号CLKout的一个周期。
曲线702在一个周期中从高逻辑值转变为低逻辑值或从低逻辑值转变为高逻辑值十二次。
对于输入占空比DCin等于33％，由可编程参考发生器电路220生成的曲线704(例如，信号RS)对于12(Y＝12)个数的二进制串是“111100000000”。在该示例中，12个数字的二进制串包括四个逻辑1和八个逻辑0，并且逻辑1的数量除以二进制串Y的长度(例如，4/12)对应于33％的输入占空比。
对于曲线704为“111100000000”，曲线706(例如，信号SS)的12(Y＝12)个数的二进制串是“100010001000”。
在一些实施例中，通过重新排列一系列逻辑1和0，加扰信号SS具有1GHz的频率，其与占空比参考信号RS的0.33GHz的频率相比增加，但是加扰信号SS的占空比和参考信号RS的占空比是相同的。在一些实施例中，加扰电路222或620配置为向上转变加扰信号SS的频率。在一些实施例中，通过向上转变加扰信号SS的频率导致滤波器224用于较高频率的信号，因此占用比用于较低频率信号的滤波器更少的区域。
用于加扰信号SS和参考信号RS的其它布置或数据类型在本发明的范围内。
图7B是根据一些实施例的电路(诸如图2A中的电路200A或图2B中的电路200B)的波形700B的曲线图。
波形700B包括图7A的波形700A的滤波版本。例如，波形700B是由边沿触发的触发器214、可编程占位参考发生器电路220和加扰器电路222或620生成的信号的滤波版本。
在一些实施例中，曲线712表示由图1和图2A至图2C的滤波器220输出的滤波的第一时钟输出信号FS2；曲线714表示占空比参考信号RS的滤波版本；并且曲线716表示滤波的加扰占空比信号FS1，并由滤波器226的输出端子输出。
在一些实施例中，控制器230配置为基于比较器228接收的信号(例如，FS1和FS2)的比较来调整占空比调整电路206。因此，在一些实施例中，如果通过比较器228接收到的信号(例如，FS1和FS2)之间的差异减小，然后减小电路200A或200B的校准时间。相反，在一些实施例中，如果比较器228接收的信号(例如，FS1和FS2)之间的差异增加，则电路200A或200B的校准时间增加。
在一些实施例中，曲线712(例如，滤波的加扰占空比信号FS1)与曲线716(例如，滤波的第一时钟输出信号FS2)之间的差异小于曲线712之间的差异(例如，滤波的加扰占空比信号FS1)和曲线714(例如，占空比参考信号RS的滤波版本)，这减少了电路200A或200B的校准时间。
有限状态机状态图
图8是根据一些实施例的电路(诸如图2A中的控制器230或图2B中的200B)的状态转变的状态图800。
在一些实施例中，状态图800是控制器230的状态转变图。
状态图800包括状态802、状态804、状态806、状态808和状态810。
状态802对应于控制器230的初始化(“INIT”)状态。在一些实施例中，初始化状态对应于初始化控制器230的各个参数。在一些实施例中，初始化状态对应于复位控制器230的各个参数。在一些实施例中，控制器230的参数包括控制信号组CS、校准标志信号CAL、选择控制信号SEL或比较信号CPS中的一个或多个。在一些实施例中，当复位信号RST具有逻辑1的值时，状态802从状态图800中的其它状态之一进入。在一些实施例中，当复位信号RST具有逻辑0的值时，状态802转变到状态804。
状态804对应于控制器230的空闲状态。在一些实施例中，空闲状态对应于控制器230等待来自参数之一的更新。在一些实施例中，状态804可以转变到状态806.在一些实施例中，当校准标志信号CAL具有逻辑1的值时，状态804转变到状态806。在一些实施例中，状态804可以转变到状态802。
状态806对应于控制器230的校准状态。在一些实施例中，控制器230的校准状态包括校准或调整第一时钟输出信号CLKout的占空比DC2。在一些实施例中，控制器230的校准状态包括校准或调整占空比调整电路206。在一些实施例中，状态806转变到状态804、状态808或状态810。
在一些实施例中，状态806转变到状态808以增加第一输出时钟信号CLKout的占空比DC2。在一些实施例中，当比较信号CPS具有逻辑0的值时，状态806转变到状态808。
在一些实施例中，状态806转变到状态810以减小第一输出时钟信号CLKout的占空比DC2。在一些实施例中，当比较信号CPS具有逻辑1的值时，状态806转变到状态810。
在一些实施例中，当校准完成时，控制器230配置为将校准标志信号CAL的值改变为逻辑0的值。例如，在一些实施例中，如果校准标志信号CAL具有逻辑值，状态806转变到状态804。在一些实施例中，当第一时钟输出信号CLKout的占空比DC2类似于输入占空比DCin时，完成校准，并且状态806配置为转变到状态804。例如，在一些实施例中，在校准状态(状态806)中，在多个状态转变Z之后(例如，在一系列交替逻辑1或0以及用于比较信号CPS的逻辑0或1值之后)，控制器230确定校准完成，并且校准标志信号CAL变为逻辑0的值，并且状态806转变到状态804。在一些实施例中，状态转变的数量Z的范围从约2个转变到约100个转变。在一些实施例中，如果状态转变的数量Z小于2，则控制器230可能没有足够的数据点来达到稳态并且校准不完整并因此不准确。在一些实施例中，如果状态转变的数量Z大于100，则控制器230达到稳态的时间可能太长并且校准时间也将花费太长时间。
状态808对应于占空比调整电路206的占空比的增加。在一些实施例中，在状态808中，控制器230配置为增加第一输出时钟信号CLKout的占空比DC2。在一些实施例中，控制器230配置为通过至少调整控制信号CS集合或调整选择控制信号SEL来增加第一输出时钟信号CLKout的占空比DC2。之后，状态808转变回状态806，其中控制器230等待比较信号CPS的下一个值。
状态810对应于占空比调整电路206的占空比的减小。在一些实施例中，在状态810中，控制器230配置为减小第一输出时钟信号CLKout的占空比DC2。在一些实施例中，控制器230配置为通过至少调整控制信号CS集合或调整选择控制信号SEL来减小第一输出时钟信号CLKout的占空比DC2。之后，状态810转变回状态806，其中控制器230等待比较信号CPS的下一个值。
状态图800中的至少复位信号RST、校准标志信号CAL或比较信号CPS的其它值在本发明的范围内。状态图800中的其它状态或状态转变在本发明的范围内。
方法
图9是根据一些实施例的操作电路(诸如图1、图2A至图2C或图5至图6的电路)的方法的流程图。应当理解，可以在图9中描绘的方法900之前、期间和/或之后执行附加操作。这里仅简要描述一些其它工艺。应理解，方法900利用图1的电路100、相应的图2A至图2C的电路200A-200C、相应的图5至图6的电路500-600中的一个或多个的特征。
在方法900的操作902中，第一组相位时钟信号CLK1或CLK1’由环形振荡器生成。在一些实施例中，方法900的环形振荡器至少包括时钟生成电路102或环形振荡器202或202’。在一些实施例中，第一组相位时钟信号CLK1或CLK1’具有第一占空比DC1。
在方法900的操作904中，基于第一组相位时钟信号CLK1或CLK1’生成第二组相位时钟信号CLK2。在一些实施例中，在操作904中，第二组相位时钟信号CLK2由电平转换器组生成。在一些实施例中，方法900的电平转换器组至少包括电平转换器电路104、204或204’。在一些实施例中，响应于第一组相位时钟信号CLK1或CLK1’的相应相位时钟信号，生成第二组相位时钟信号CLK2的每个相位时钟信号。
在方法900的操作906中，响应于第二组相位时钟信号的第一相位时钟信号和第二组相位时钟信号的第二相位时钟信号CLKpm，生成第一时钟输出信号CLKout。在一些实施例中，方法900的第二组相位时钟信号的第一相位时钟信号包括第一相位时钟信号CLKp1或调整的第一相位时钟信号CLKp1’。在一些实施例中，第一时钟输出信号CLKout具有第二占空比DC2。在一些实施例中，第一时钟输出信号CLKout由占空比调整电路生成。在一些实施例中，方法900的占空比调整电路至少包括占空比调整电路106或206。在一些实施例中，对于方法900，第一时钟输出信号包括响应于调整的第一相位时钟信号CLKp1’的调整的第一时钟输出信号。
在一些实施例中，操作906还至少包括操作906a、906b或906c(未示出)。
在方法900的操作906a中，第二组相位时钟信号CLK2的第一相位时钟信号被接收作为边沿触发电路的第一输入。在一些实施例中，方法900的边沿触发电路是边沿触发的触发器214。在一些实施例中，边沿触发电路的第一输入对应于NOR逻辑门NOR1的输入端子。
在方法900的操作906b中，由多路复用器210选择第二组相位时钟信号的第二相位时钟信号CLKpm作为到边沿触发电路214的第二输入。在一些实施例中，边沿触发电路的第二输入对应于NOR逻辑门NOR2的输入端子。
在方法900的操作906c中，第二组相位时钟信号的第二相位时钟信号CLKpm被接收作为边沿触发电路的第二输入。
在方法900的操作908中，基于至少输入占空比DCin来校准第一时钟输出信号CLKout的第二占空比DC2。在一些实施例中，对于方法900，第二占空比DC2由占空比校准电路校准。在一些实施例中，方法900的占空比校准电路包括占空比校准电路108或208。
在一些实施例中，操作908还至少包括操作908a、908b、908c、908d、908e、908f或908g(未示出)。
在方法900的操作908a中，接收输入占空比DCin。在一些实施例中，从用户接收输入占空比DCin。
在方法900的操作908b中，响应于输入占空比DCin，由可编程占位参考发生器电路220生成占空比参考信号RS。
在方法900的操作908c中，响应于占空比参考信号RS，由加扰器电路生成加扰占空比信号。在一些实施例中，方法900的加扰占空比信号包括加扰信号SS。在一些实施例中，方法900的加扰器电路包括加扰器电路222或600。
在方法900的操作908d中，响应于加扰占空比信号，由第一滤波器生成滤波的加扰占空比信号FS1。在一些实施例中，方法900的第一滤波器包括滤波器224。
在方法900的操作908e中，响应于第一时钟输出信号CLKout或调整的第一时钟输出信号，由第二滤波器生成滤波的第一时钟输出信号FS2。在一些实施例中，方法900的第二滤波器包括滤波器226。
在方法900的操作908f中，比较器228基于滤波的加扰占空比信号FS1和滤波的第一时钟输出信号FS2的比较来生成比较信号CPS。
在方法900的操作908g中，响应于比较信号CPS，控制器230生成控制信号组CS。
在方法900的操作910中，响应于至少控制信号组CS调整第一时钟输出信号CLKout。在一些实施例中，对于操作910，通过占空比调整电路调整第一时钟输出信号。在一些实施例中，对于操作910，调整第一时钟输出信号CLKout，从而生成具有调整的第二占空比的调整的第一时钟输出信号。在一些实施例中，调整的第一时钟输出信号包括第一时钟输出信号CLKout。在一些实施例中，调整的第二占空比包括第二占空比DC2。在一些实施例中，操作910对应于执行第一时钟输出信号CLKout的占空比DC2的微调。
在一些实施例中，操作910还包括至少操作910a、910b、910c、910d或910e(未示出)。
在方法900的操作910a中，响应于至少控制信号组CS调整第二组相位时钟信号CLK2的第一相位时钟信号，从而生成第二组相位时钟信号CKL2的调整的第一相位时钟信号CLKp1’。在一些实施例中，对于操作910a，第二组相位时钟CLK2的第一相位时钟由占空比调整电路调整。
在方法900的操作910b中，将第二组相位时钟信号的调整的第一相位时钟信号作为第一输入接收到边沿触发电路。
在方法900的操作910c中，第二组相位时钟信号的第二相位时钟信号CLKpm由多路复用器210选择作为边沿触发电路的第二输入。在一些实施例中，第二组相位时钟信号CLK2的第二相位时钟信号CLKpm由多路复用器210响应于选择控制信号SEL而选择。在一些实施例中，操作910对应于执行第一时钟输出信号CLKout的占空比DC2的粗调。
在方法900的操作910d中，第二组相位时钟信号CLK2的第二相位时钟信号CLKpm被接收作为边沿触发电路的第二输入。
在方法900的操作910e中，响应于第二组相位时钟信号CLK2的调整的第一相位时钟信号CLKp1’和第二组相位时钟信号CLK2的第二相位时钟信号CLKpm，由边沿触发电路生成调整的第一时钟输出信号。
在一些实施例中，不执行方法900的一个或多个操作。虽然以上参考图1、图2A至图2C描述了方法900，应理解，方法900利用图3至图9中的一个或多个的特征。在一些这些实施例中，方法900的其它操作将与图3至图9的电路300-900的描述和操作一致地执行。
本发明的实施例不限于用于说明的在以上描述中使用的各种信号的特定低逻辑值或高逻辑值。当信号被激活和/或去激活时，本发明的实施例不限于特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在环形振荡器202或202’中选择不同数量的级是在各个实施例的范围内。在电平转换器电路204或204’中选择不同数量的电平转换器在各个实施例的范围内。在环形振荡器204或204’中选择不同数量的反相器在各个实施例的范围内。
图10是根据一些实施例的可用于图1的占空比调整电路106、图1的校准电路108、图2A至图2B的占空比调整电路206或图2A至图2B的校准电路208中的一个或多个的控制器1000的示意图。
在一些实施例中，控制器1000可用作图2A至图2B的可编程占位参考发生器电路220、图2A至图2B的加扰器电路222或图6的加扰器电路600中的一个或多个。在一些实施例中，控制器1000是图2A至图2B的中所示的控制器230的实施例。在一些实施例中，控制器1000是图6中所示的控制器620的实施例。在一些实施例中，控制器1000是根据一个或多个实施例的实现图8的状态图800或图9的方法900的至少一部分的计算设备。
控制器1000包括硬件处理器1002和编码有(即存储)计算机程序代码1006(即一组可执行指令)的非暂时性计算机可读存储介质1004。计算机可读存储介质1004还用指令1007编码，用于与占空比调整电路206、可编程占位参考发生器电路220、加扰器电路222或600或比较器228中的至少一个或多个接口。处理器1002通过总线1008电耦合到计算机可读存储介质1004。处理器1002还通过总线1008电耦合到I/O接口1010。网络接口1012还通过总线1008电连接到处理器1002。网络接口1012连接到网络1014，使得处理器1002和计算机可读存储介质1004能够经由网络1014连接到外部元件。处理器1002配置为执行在计算机可读存储介质1004中编码的计算机程序代码1006，以便使控制器1000可用于执行状态图800或方法900中描述的部分或全部操作。
在一些实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质1004是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1004包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘以及/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1004包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频盘(DVD)。
在一些实施例中，存储介质1004存储计算机程序代码1006，该程序代码配置为使控制器1000执行状态图800或方法900。在一些实施例中，存储介质1004还存储执行状态图800或方法900所需的信息，以及在执行状态图800或方法900期间生成的信息，诸如参考信号1016、加扰信号1018、时钟输出信号1020、占空比信号1022、比较器输出信号1024、控制信号组1026、选择信号1028或FSM信号1030和/或一组可执行指令以执行状态图800或方法900的操作。
在一些实施例中，存储介质1004存储用于与占空比调整电路206、可编程占位参考发生器电路220、加扰器电路222或600或比较器228中的一个或多个接口的指令(例如，计算机程序代码1006)。指令(例如，计算机程序代码1006)使处理器1002能够生成可由占空比调整电路206、可编程占位参考发生器电路220、加扰器电路222或600或比较器228中的一个或多个读取的指令，以有效地实现状态图800或方法900。
控制器1000包括I/O接口1010。I/O接口1010耦合到外部电路。在一些实施例中，I/O接口1010包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令通信到处理器1002。
控制器1000还包括耦合到处理器1002的网络接口1012。网络接口1012允许控制器1000与网络1014通信，一个或多个其它计算机系统连接到网络1014。网络接口1012包括无线网络接口，例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-13104。在一些实施例中，状态图800或方法900在两个或更多个系统1000中实现，并且诸如参考信号、加扰信号、时钟输出信号、占空比信号、比较器输出信号、控制信号组、选择信号或FSM信号的信息通过网络1014在不同系统1000之间交换。
控制器1000配置为通过I/O接口1010或网络接口1012接收与参考信号有关的信息。该信息由总线1008传送到处理器1002以生成参考信号。然后将参考信号存储在计算机可读介质1004中作为参考信号1016。控制器1000配置为通过I/O接口1010或网络接口1012接收与加扰信号有关的信息。该信息作为加扰信号1018存储在计算机可读介质1004中。控制器1000配置为通过I/O接口1010或网络接口1012接收与时钟输出信号有关的信息。该信息作为时钟输出信号1020存储在计算机可读介质1004中。控制器1000配置为通过I/O接口1010或网络接口1012接收与占空比相关的信息。该信息作为占空比信号1022存储在计算机可读介质1004中。控制器1000配置为通过I/O接口1010或网络接口1012接收与比较器输出信号有关的信息。该信息作为比较器输出信号1024存储在计算机可读介质1004中。控制器1000配置为通过I/O接口1010或网络接口1012接收与控制信号组有关的信息。该信息作为控制信号组1026存储在计算机可读介质1004中。控制器1000配置为通过I/O接口1010或网络接口1012接收与选择信号有关的信息。该信息作为选择信号1028存储在计算机可读介质1004中。控制器1000配置为通过I/O接口1010或网络接口1012接收与FSM信号有关的信息。该信息作为FSM信号1030存储在计算机可读介质1004中。
在一些实施例中，参考信号1016包括占空比参考信号RS。在一些实施例中，加扰信号1018包括加扰信号SS或X1。在一些实施例中，时钟输出信号包括第一时钟输出信号CLKout。在一些实施例中，占空比信号至少包括占空比DC1、占空比DC2或输入占空比DCin。在一些实施例中，比较器输出信号包括比较信号CPS。在一些实施例中，控制信号组1026包括控制信号组CS。在一些实施例中，选择信号1028包括选择控制信号SEL。在一些实施例中，FSM信号至少包括复位信号RST、校准标志信号CAL、比较信号CPS、加扰信号X1或第二XOR输出信号X2。
在一些实施例中，状态图800或方法900的至少部分被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，状态图800或方法900的至少部分被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，状态图800或方法900的至少部分被实现为软件应用程序的插件。
本说明书的一个方面涉及时钟电路。时钟电路包括电平转换器组、调整电路和校准电路。电平转换器组配置为输出具有第一占空比的第一组相位时钟信号。在一些实施例中，电平转换器组中的每个电平转换器配置为输出第一组相位时钟信号的相应相位时钟信号。在一些实施例中，调整电路耦合到电平转换器组，并且配置为响应于第一组相位时钟信号的第一相位时钟信号和第一组相位时钟信号的第二相位时钟信号而生成第一时钟输出信号，并且响应于至少控制信号组调整第一时钟输出信号和第二占空比。在一些实施例中，第一时钟输出信号具有与第一占空比不同的第二占空比。在一些实施例中，校准电路耦合到调整电路，并且配置为基于输入占空比执行第一时钟输出信号的第二占空比的占空比校准，并且响应于占空比校准生成控制信号组。在一些实施例中，时钟电路还包括耦合到电平转换器组的时钟生成电路。在一些实施例中，时钟生成电路具有级组，并且配置为生成具有第一占空比的第二组相位时钟信号。在一些实施例中，时钟电路的级组的每个级配置为将第二组相位时钟信号的相应相位时钟信号输出到电平转换器组中的相应电平转换器。在一些实施例中，每个电平转换器配置为基于第二组相位时钟信号的相应相位时钟信号输出第一组相位时钟信号的相应相位时钟信号。在一些实施例中，时钟生成电路包括环形振荡器。在一些实施例中，调整电路包括可调整延迟电路、多路复用器和触发器。在一些实施例中，可调整延迟电路耦合到电平转换器组中的第一电平转换器，并且配置为响应于第一组相位时钟信号的第一相位时钟信号和控制信号组而输出调整的第一相位时钟信号或第一组相位时钟信号的第一相位时钟信号。在一些实施例中，多路复用器耦合到电平转换器组中的至少第二电平转换器，并且配置为接收选择控制信号和第一组相位时钟信号的至少相位时钟信号，并且配置为输出第一组相位时钟信号的第二相位时钟信号。在一些实施例中，触发器耦合到多路复用器和可调整延迟电路，并且配置为响应于调整的第一相位时钟信号或第一组相位时钟信号的第一相位时钟信号以及第一组相位时钟信号的第二相位时钟信号而输出第一时钟输出信号。在一些实施例中，触发器包括边沿触发的触发器。在一些实施例中，边沿触发的触发器包括第一NOR逻辑门和第二NOR逻辑门。在一些实施例中，第一NOR逻辑门具有：第一输出端子，配置为输出第一时钟输出信号并且耦合到校准电路；第一输入端子，耦合到多路复用器；以及第二输入端子。在一些实施例中，第二NOR逻辑门具有：第一输出端子，配置为输出反相的第一时钟输出信号并且耦合到第一NOR逻辑门的第二输入端子；第一输入端子，耦合到可调整延迟电路；以及第二输入端子，耦合到第一NOR逻辑门的第一输出端子。在一些实施例中，校准电路包括可编程占位参考发生器电路、加扰器电路、第一滤波器、第二滤波器、比较器和控制器。在一些实施例中，可编程占位参考发生器电路配置为接收输入占空比，并且响应于输入占空比生成占空比参考信号。在一些实施例中，加扰器电路耦合到可编程占位参考发生器电路，并且配置为响应于占空比参考信号生成加扰占空比信号。在一些实施例中，第一滤波器耦合到加扰器电路，并且配置为响应于加扰占空比信号生成滤波的加扰占空比信号。在一些实施例中，第二滤波器耦合到触发器，并且配置为响应于第一时钟输出信号生成滤波的第一时钟输出信号。在一些实施例中，比较器耦合到第一滤波器和第二滤波器，并且配置为基于滤波的加扰占空比信号和滤波的第一时钟输出信号的比较来生成比较信号。在一些实施例中，控制器耦合到比较器和延迟调整电路，并且配置为响应于比较信号生成控制信号组。在一些实施例中，至少第一滤波器或第二滤波器包括低通滤波器。
本说明书的另一方面涉及时钟占空比调整和校准电路。时钟占空比调整和校准电路包括环形振荡器、电平转换器组、占空比调整电路和占空比校准电路。在一些实施例中，环形振荡器具有级组。在一些实施例中，环形振荡器配置为生成具有第一占空比的第一组相位时钟信号。在一些实施例中，电平转换器组耦合到环形振荡器，并且配置为输出第二组相位时钟信号。在一些实施例中，每个电平转换器耦合到环形振荡器的级组的相应级。在一些实施例中，每个电平转换器配置为基于第一组相位时钟信号的相应相位时钟信号输出第二组相位时钟信号的相应相位时钟信号。在一些实施例中，占空比调整电路耦合到电平转换器组，并且配置为接收第二组相位时钟信号，响应于第二组相位时钟信号的第一相位时钟信号和第二组相位时钟信号的第二相位时钟信号生成第一时钟输出信号，并且响应于至少控制信号组调整第一时钟输出信号和占空比。在一些实施例中，第一时钟输出信号具有占空比。在一些实施例中，占空比校准电路耦合到占空比调整电路，并且配置为基于输入占空比执行第一时钟输出信号的占空比的校准，并且响应于第一时钟输出信号的占空比的校准而生成控制信号组。在一些实施例中，环形振荡器包括第一组反相器、第二组反相器和缓冲器组。在一些实施例中，第一组反相器以环形彼此耦合。在一些实施例中，第一端上的第一反相器的输出端子在与第一端相对的一端耦合到第二反相器的输入端子。在一些实施例中，第一组反相器的每个反相器对应于级组的级，并且级组的级的数量是奇数。在一些实施例中，第二组反相器的每个反相器耦合到第一组反相器的相应对反相器和电平转换器组的相应电平转换器。在一些实施例中，缓冲器组中的每个缓冲器耦合到第一组反相器的另一相应反相器和电平转换器组的另一相应电平转换器。在一些实施例中，环形振荡器包括差分环形振荡器和第一组反相器。在一些实施例中，差分环形振荡器具有级组的偶数级。在一些实施例中，第一组反相器的每个反相器耦合到环形振荡器的级组的相应级和电平转换器组的相应电平转换器。在一些实施例中，差分环形振荡器包括第二组反相器、第三组反相器和锁存器组。在一些实施例中，第二组反相器处于第一路径中，该第一路径具有第一端和与第一端相对的第二端。在一些实施例中，第二组反相器的每个反相器对应于级组的级。在一些实施例中，第三组反相器处于第二路径中，该第二路径具有第三端和与第三端相对的第四端，第二端耦合到第三端，并且第四端耦合到第一端。在一些实施例中，第三组反相器中的每个反相器对应于级组的级。在一些实施例中，锁存器组的每个锁存器耦合在第一路径和第二路径之间。在一些实施例中，锁存器组的每个锁存器对应于级组的级。在一些实施例中，占空比调整电路包括多路复用器、可调整延迟电路和边沿触发的触发器。在一些实施例中，多路复用器耦合到电平转换器组的电平转换器的子组。在一些实施例中，多路复用器配置为从电平转换器组的电平转换器的相应子组接收选择控制信号和第二组相位时钟信号的相位时钟信号的子组，并且配置为输出第二组相位时钟信号的第二相位时钟信号。在一些实施例中，可调整延迟电路耦合到电平转换器组的第一电平转换器，并且配置为响应于第二组相位时钟信号的第一相位时钟信号和控制信号组而输出调整的第一相位时钟信号或第二组相位时钟信号的第一相位时钟信号。在一些实施例中，边沿触发的触发器耦合到多路复用器和可调整延迟电路，并且配置为响应于调整的第一相位时钟信号或第二组相位时钟信号的第一相位时钟信号以及第二组相位时钟信号的第二相位时钟信号而输出第一时钟输出信号。在一些实施例中，边沿触发的触发器包括SR触发器。在一些实施例中，SR触发器包括第一NOR逻辑门和第二NOR逻辑门。在一些实施例中，第一NOR逻辑门具有：第一输出端子，配置为输出第一时钟输出信号并且耦合到占空比校准电路；第一输入端子，耦合到多路复用器；以及第二输入端子。在一些实施例中，第二NOR逻辑门具有：第一输出端子，配置为输出反相的第一时钟输出信号并且耦合到第一NOR逻辑门的第二输入端子；第一输入端子，耦合到可调整延迟电路；以及第二输入端子，耦合到第一NOR逻辑门的第一输出端子。在一些实施例中，占空比校准电路包括可编程占位参考发生器电路、加扰器电路、第一滤波器、第二滤波器、比较器和控制器。在一些实施例中，可编程占位参考发生器电路配置为接收输入占空比，并且响应于输入占空比生成占空比参考信号。在一些实施例中，加扰器电路耦合到可编程占位参考发生器电路，并且配置为响应于占空比参考信号生成加扰占空比信号。在一些实施例中，第一滤波器耦合到加扰器电路，并且配置为响应于加扰占空比信号生成滤波的加扰占空比信号。在一些实施例中，第二滤波器耦合到边沿触发的触发器，并且配置为响应于第一时钟输出信号生成滤波的第一时钟输出信号。在一些实施例中，比较器耦合到第一滤波器和第二滤波器，并且配置为基于滤波的加扰占空比信号和滤波的第一时钟输出信号的比较来生成比较信号。在一些实施例中，控制器耦合到比较器和延迟调整电路，并且配置为响应于比较信号生成控制信号组。在一些实施例中，第一滤波器包括第一低通滤波器，第一低通滤波器包括第一电阻器和第一电容器。在一些实施例中，第二滤波器包括第二低通滤波器，第二低通滤波器包括第二电阻器和第二电容器。在一些实施例中，第一电阻器的第一电阻等于第二电阻器的第二电阻，并且第一电容器的第一电容等于第二电容器的第二电容。
本说明书的又一方面涉及一种操作时钟占空比调整和校准电路的方法。在一些实施例中，该方法包括由环形振荡器生成具有第一占空比的第一组相位时钟信号，该环形振荡器具有级组；基于第一组相位时钟信号，由电平转换器组生成第二组相位时钟信号，电平转换器组耦合到环形振荡器；响应于第二组相位时钟信号的第一相位时钟信号和第二组相位时钟信号的第二相位时钟信号，由占空比调整电路生成第一时钟输出信号；以及基于至少输入占空比，由占空比校准电路校准第一时钟输出信号的第二占空比。在一些实施例中，占空比校准电路耦合到占空比调整电路。在一些实施例中，响应于第一组相位时钟信号的相应相位时钟信号，生成第二组相位时钟信号的每个相位时钟信号。在一些实施例中，第一时钟输出信号具有第二占空比。在一些实施例中，占空比校准电路耦合到占空比调整电路。在一些实施例中，生成第一时钟输出信号包括接收第二组相位时钟信号的第一相位时钟信号作为边沿触发电路的第一输入；由多路复用器选择第二组相位时钟信号的第二相位时钟信号作为边沿触发电路的第二输入；以及接收第二组相位时钟信号的第二相位时钟信号作为边沿触发电路的第二输入。在一些实施例中，该方法还包括响应于至少控制信号组，由占空比调整电路调整第一时钟输出信号，从而生成具有调整的第二占空比的调整的第一时钟输出信号。在一些实施例中，调整第一时钟输出信号包括响应于至少控制信号组，由占空比调整电路调整第二组相位时钟信号的第一相位时钟信号，从而生成第二组相位时钟信号的调整的第一相位时钟信号；接收第二组相位时钟信号的调整的第一相位时钟信号作为边沿触发电路的第一输入；由多路复用器选择第二组相位时钟信号的第二相位时钟信号作为边沿触发电路的第二输入；接收第二组相位时钟信号的第二相位时钟信号作为边沿触发电路的第二输入；以及响应于第二组相位时钟信号的调整的第一相位时钟信号和第二组相位时钟信号的第二相位时钟信号，由边沿触发电路生成调整的第一时钟输出信号。在一些实施例中，基于输入占空比校准第一时钟输出信号的第二占空比包括：从用户接收输入占空比；响应于输入占空比，由可编程占位参考发生器电路生成占空比参考信号；响应于占空比参考信号，由加扰器电路生成加扰占空比信号，加扰器电路耦合到可编程占位参考发生器电路；响应于加扰占空比信号，由第一滤波器生成滤波的加扰占空比信号，第一滤波器耦合到加扰器电路；响应于第一时钟输出信号或调整的第一时钟输出信号，由第二滤波器生成滤波的第一时钟输出信号，第二滤波器耦合到边沿触发电路；基于滤波的加扰占空比信号和滤波的第一时钟输出信号的比较，由比较器生成比较信号，比较器耦合到第一滤波器和第二滤波器；以及响应于比较信号，由控制器生成控制信号组，控制器耦合到比较器和延迟调整电路。
已经描述了许多实施例。然而，应该理解，在不脱离本发明的精神和范围的情况下，可以进行各种修改。例如，示出为特定掺杂类型的各种晶体管(例如，N型或P型金属氧化物半导体(NMOS或PMOS))用于说明目的。本发明的实施例不限于特定类型。为特定晶体管选择不同的掺杂剂类型在各个实施例的范围内。在以上描述中使用的各种信号的低或高逻辑值也用于说明。当信号被激活和/或去激活时，各个实施例不限于特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在各个实施例中，晶体管用作开关。用于代替晶体管的开关电路在各个实施例的范围内。在各个实施例中，晶体管的源极可以配置为漏极，漏极可以配置为源极。因此，术语源和漏可互换使用。各种信号由相应的电路生成，但是，为简单起见，未示出电路。
各种附图示出了使用分立电容器的电容电路以用于说明。可以使用等效电路。例如，可以使用电容器器件、电路或网络(例如，电容器、电容器元件、器件、电路等的组合)来代替分立电容器。以上图示包括示例性步骤，但步骤不一定按所示顺序执行。根据所公开实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除步骤。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
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