阅读说明：本技术 多路共用的时钟占空比校正电路 (Multi-path shared clock duty ratio correction circuit ) 是由 刘雄 于 2020-05-22 设计创作，主要内容包括：本发明涉及时钟占空比校准领域,公开了一种多路共用的时钟占空比校正电路,包括多个主交流耦合缓冲器、一个多路选择器、一个共享电阻串和一个复制偏置模块,每个所述主交流耦合缓冲器分别通过一个偏置电阻与所述所述多路选择器连接,所述多路选择器通过所述共享电阻串与所述复制偏置模块连接。实施本发明的多路共用的时钟占空比校正电路,具有以下有益效果：能节省面积、占空比校准精度较高、噪声低。(The invention relates to the field of clock duty ratio calibration, and discloses a multi-path shared clock duty ratio correction circuit which comprises a plurality of main alternating current coupling buffers, a multi-path selector, a shared resistor string and a copy bias module, wherein each main alternating current coupling buffer is respectively connected with the multi-path selector through a bias resistor, and the multi-path selector is connected with the copy bias module through the shared resistor string. The multi-path shared clock duty ratio correction circuit has the following beneficial effects: the area can be saved, the calibration precision of the duty ratio is higher, and the noise is low.)

多路共用的时钟占空比校正电路

技术领域

本发明涉及时钟占空比校准领域，特别涉及一种多路共用的时钟占空比校正电路。

背景技术

占空比校正需要精度，但面积较大。当有多路时钟来校正占空比时，如clock0、clock90、clock180和clk270，占用的面积很大。图1为常规占空比校正(时钟占空比校正(DCC))方案的示意图，图1中具体是基于可变PMOS/NMOS宽度的时钟占空比校正，在这种方法中，可以对倒相器中PMOS(MP1)和NMOS(MN1)的宽度进行编程，并在时钟链中使用倒相器时，通过调整PMOS和NMOS的强度来改变占空比。假设PMOS有10个宽度，NMOS也有10个宽度，当PMOS打开5个宽度，NMOS打开5个宽度时，PMOS和NMOS的强度是匹配的。在这种情况下，输出占空比将恰好为50％，假设是理想的输入。当需要超过50％的占空比时，例如55％，PMOS被编程为大于5个宽度。NMOS可以保持在5或编程低于5个宽度。由于PMOS比NMOS更强，占空比将超过50％。类似的操作(开启的NMOS宽度比PMOS多)可以应用在需要低于50％的情况下。这种方法的优点是结构简单，因此噪音低。缺点是占空比调节分辨率依赖于它能改变的最小宽度，因此占空比调整的最小范围是有限的。

图2为基于可编程电流源的时钟占空比校正(DCC)输出的示意图，在这种方法中，两个电流源(ISR1和ISR2)位于输出节点，并可编程来调整占空比。假设MP1和MN1强度匹配，名义占空比为50％。当需要超过50％的占空比时，ISR1打开，ISR2关闭。有效上拉强度(MP1和ISR1的组合)大于下拉强度(MN1和ISR2)。因此，占空比将超过50％。类似的操作(打开ISR2，关闭ISR1)可以应用于需要低于50％的情况。ISR1和ISR2中的电流流量可以进行微调，从而实现高占空比分辨率。主要缺点是，电流源ISR1/ISR2会产生额外噪声，并且电流源需要很好地匹配时，需要很大的面积来降低匹配失调。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种能节省面积、占空比校准精度较高、噪声低的多路共用的时钟占空比校正电路。

本发明解决其技术问题所采用的技术方案是：构造一种多路共用的时钟占空比校正电路包括多个主交流耦合缓冲器、一个多路选择器、一个共享电阻串和一个复制偏置模块，每个所述主交流耦合缓冲器分别通过一个偏置电阻与所述所述多路选择器连接，所述多路选择器通过所述共享电阻串与所述复制偏置模块连接。

在本发明所述的多路共用的时钟占空比校正电路中，所述复制偏置模块包括PMOS管和NMOS管，所述PMOS管的栅极、PMOS管的源极、NMOS管的栅极和NMOS管的源极均与所述共享电阻串连接。

在本发明所述的多路共用的时钟占空比校正电路中，所述共享电阻串包括上层电阻串和底层电阻串，所述上层电阻串与所述底层电阻串串联后的节点与所述PMOS管的栅极和NMOS管的栅极连接。

在本发明所述的多路共用的时钟占空比校正电路中，每个所述主交流耦合缓冲器包括一个电容和一个倒相器，所述电容的一端连接一路时钟的输入端，所述电容的另一端通过所述倒相器连接所述时钟的输出端。

在本发明所述的多路共用的时钟占空比校正电路中，所述倒相器包括一个P沟道型主交流缓冲晶体管和一个N沟道型主交流缓冲晶体管，所述P沟道型主交流缓冲晶体管的栅极和N沟道型主交流缓冲晶体管的栅极均与所述电容的另一端连接，所述P沟道型主交流缓冲晶体管的源极与所述N沟道型主交流缓冲晶体管的源极均连接所述时钟的输出端。

在本发明所述的多路共用的时钟占空比校正电路中，所述电容的另一端通过所述偏置电阻与所述多路选择器的两个不同的输入端连接。

实施本发明的多路共用的时钟占空比校正电路，具有以下有益效果：由于设有多个主交流耦合缓冲器、一个多路选择器、一个共享电阻串和一个复制偏置模块，每个主交流耦合缓冲器分别通过一个偏置电阻与所述多路选择器连接，该设计是紧凑的，面积小，因为最大的模块(即共享电阻串和复制偏置模块)被共享到多个多路(如clock0、clock1、clock2和clock3)以节省面积，本发明能节省面积、占空比校准精度较高、噪声低。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为背景技术中常规占空比校正方案的示意图；

图2为背景技术中基于可编程电流源的时钟占空比校正输出的示意图；

图3为本发明多路共用的时钟占空比校正电路一个实施例中的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明多路共用的时钟占空比校正电路实施例中，该多路共用的时钟占空比校正电路的结构示意图如图3所示。图3中，该多路共用的时钟占空比校正电路包括多个主交流耦合缓冲器、一个多路选择器、一个共享电阻串和一个复制偏置模块，每个主交流耦合缓冲器分别通过一个偏置电阻与多路选择器连接，多路选择器通过共享电阻串与复制偏置模块连接。

值得一提的是，图3中作为例子画出了2个主交流耦合缓冲器。在实际应用中，主交流耦合缓冲器可以是多个，例如：4个。该设计是紧凑的，面积小。因为最大的模块(共享电阻串和复制偏置模块)被共享到多个多路(如clock0、clock1、clock2和clock3)以节省面积。本发明能节省面积、占空比校准精度较高、噪声低。

实施例中，复制偏置模块包括PMOS管MPBIAS和NMOS管MNBIAS，PMOS管MPBIAS的栅极、PMOS管MPBIAS的源极、NMOS管MNBIAS的栅极和NMOS管MNBIAS的源极均与共享电阻串连接。共享电阻串包括上层电阻串R3和底层电阻串R4，上层电阻串R3与底层电阻串R4串联后的节点与PMOS管MPBIAS的栅极和NMOS管MNBIAS的栅极连接。

每个主交流耦合缓冲器包括一个电容和一个倒相器，电容的一端连接一路时钟的输入端，电容的另一端通过倒相器连接时钟的输出端。具体而言，图3中，第一个主交流耦合缓冲器包括第一电容C1和第一倒相器Vb1，第一电容C1的一端连接时钟的输入端Clock0in，第一电容C1的另一端通过第一倒相器Vb1连接时钟的输出端。第二个主交流耦合缓冲器包括第二电容C2和第二倒相器Vb2，第二电容C2的一端连接时钟的输入端Clock1in，第二电容C2的另一端通过第二倒相器Vb2连接时钟的输出端。

倒相器包括一个P沟道型主交流缓冲晶体管和一个N沟道型主交流缓冲晶体管，P沟道型主交流缓冲晶体管的栅极和N沟道型主交流缓冲晶体管的栅极均与电容的另一端连接，P沟道型主交流缓冲晶体管的源极与N沟道型主交流缓冲晶体管的源极均连接时钟的输出端。具体而言，第一倒相器Vb1包括第一P沟道型主交流缓冲晶体管MP1和第一N沟道型主交流缓冲晶体管MN1，第一P沟道型主交流缓冲晶体管MP1的栅极和第一N沟道型主交流缓冲晶体管MN1的栅极均与第一电容C1的另一端连接，第一P沟道型主交流缓冲晶体管MP1的源极与第一N沟道型主交流缓冲晶体管MN1的源极均连接时钟的输出端。第一倒相器Vb2包括第二P沟道型主交流缓冲晶体管MP2和第二N沟道型主交流缓冲晶体管MN2，第二P沟道型主交流缓冲晶体管MP2的栅极和第二N沟道型主交流缓冲晶体管MN2的栅极均与第二电容C2的另一端连接，第二P沟道型主交流缓冲晶体管MP2的源极与第二N沟道型主交流缓冲晶体管MN2的源极均连接时钟的输出端。

PMOS管MPBIAS和NMOS管MNBIAS是第一P沟道型主交流缓冲晶体管MP1和第一N沟道型主交流缓冲晶体管MN1的复制品(可以按比例缩小)。两个二极管的NMOS管MNBIAS和PMOS管MPBIAS将创建电压VREPLICA_BIAS。如果这个电压是直接在交流耦合倒相器门(如第一倒相器Vb1和第二倒相器Vb2)，倒相器得到理想的50％的占空比，因为NMOS管MNBIAS和PMOS管MPBIAS的偏置方式是这样的强度匹配。

电容的另一端通过偏置电阻与多路选择器的两个不同的输入端连接。具体而言，第一电容C1的另一端通过第一偏置电阻R1分别与SEL_N<0>和SEL_P<0>连接，第二电容C2的另一端通过第二偏置电阻R2分别与SEL_N<1>和SEL_P<1>连接。

对于clock0时钟，当需要超过50％的占空比时，SEL_N<0>被激活，并从底层电阻串R4的多个输出中选择一个电压传递给节点Vb1Mux。Vb1Mux通过第一偏置电阻R1对第一个主交流耦合缓冲器进行偏置。第一倒相器Vb1的电压将低于VREPLICA_BIAS，因为它是从底层电阻串R4获取的，底层电阻串R4的输出电压为0到VREPLICA_BIAS的值。因此第一个主交流耦合缓冲器的下拉强度减小，上拉强度增大。因此，输出的占空比将超过50％。类似的操作适用于clock1时钟需要超过50％的占空比时，SEL_N<1>被激活，并将低于VREFPLICA_BIAS电压传递给第二倒相器Vb2。

对于clock0时钟，当需要的占空比小于50％时，SEL_P<0>被激活，从上层电阻串R3的多个输出中选择一个电压并传递给节点Vb1Mux。Vb1Mux通过第一偏置电阻R1对第一个主交流耦合缓冲器进行偏置。第一倒相器Vb1的电压将高于VREPLICA_BIAS，因为它来自于上层电阻串R3，它的输出电压从VDD到VREPLICA_BIAS的值。因此第一个主交流耦合缓冲器的下拉强度增大，上拉强度减小。因此，输出的占空比将小于50％。类似的操作适用于clock1时钟需要超过50％的占空比时，SEL_P<1>被激活，并将高于VREFPLICA_BIAS电压传递给第二倒相器Vb2。

图3中显示了两路时钟和相关的共用机制，但实际上，广泛使用的是两路以上的时钟，例如四路时钟。采用本发明中的方法后，四路时钟共用一个大的电阻串和复制偏置模块，节省的面积更多。

本发明的解决方案是紧凑的，因为最大的模块(共享电阻串和复制偏置模块)可以在不同的多路之间共享。此外，与基于电流源的dac相比，电阻串的尺寸通常较小。时钟占空比校正(DCC)的校正范围很大，因为分辨率取决于电阻串的分辨率，很容易使其小于1％。时钟占空比校正(DCC)校正的范围也可以取决于电阻串范围，可以很容易地使其大于8位或9位。采用本发明中的这种方法也低噪声，因为没有噪声电流镜。电阻串中产生的噪声可以通过选择mux进行过滤，因此对噪声的贡献不大。

总之，本发明提供了一种在多路时钟之间共享占空比校正的电路，解决方案面积小，因为面积最大的模块(共享电阻串和复制偏置模块)可以在不同的多路信号之间共享。本发明能节省面积、占空比校准精度较高、噪声低。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。