阅读说明：本技术 一种自动同步任意波形发生器输出通道的电路及方法 (Circuit and method for automatically synchronizing output channels of arbitrary waveform generator ) 是由 罗阳 朱卫国 李旭 李茂林 于 2019-11-12 设计创作，主要内容包括：本公开提供了一种自动同步任意波形发生器输出通道的电路及方法,两个输出通道分别通过继电器选通接入到各自通道的输出端或者比较器的正负输入端,所述比较器的输出端连接到D触发器的时钟输入端；D触发器的D端连接固定高电平,D触发器的Q端输出连接至控制模块的输入口,所述控制模块分别与输出通道连接,用于根据D触发器的Q端的输出电平确定两个输出通道的相位差,根据相位差进行初始相位调整以实现输出通道自动同步；本公开能够完成高精度的通道间延时精密自校准功能,采用多次平均的方式,能够将校准精度大幅提高到ps级,并且在保证各任意波形发生器同步校准精度的同时,大幅提高了校准效率。(The invention provides a circuit and a method for automatically synchronizing output channels of an arbitrary waveform generator, wherein two output channels are respectively connected to the output end of each channel or the positive and negative input ends of a comparator through relay gating, and the output end of the comparator is connected to the clock input end of a D trigger; the D end of the D trigger is connected with a fixed high level, the Q end of the D trigger is output and connected to an input port of the control module, the control module is respectively connected with the output channels and used for determining the phase difference of the two output channels according to the output level of the Q end of the D trigger and adjusting the initial phase according to the phase difference to realize automatic synchronization of the output channels; the method can complete the high-precision inter-channel delay precision self-calibration function, adopts a multi-time averaging mode, can greatly improve the calibration precision to ps level, and greatly improves the calibration efficiency while ensuring the synchronous calibration precision of each arbitrary waveform generator.)

一种自动同步任意波形发生器输出通道的电路及方法

技术领域

本公开涉及电子测试测量技术领域，特别涉及一种自动同步任意波形发生器输出通道的电路及方法。

背景技术

本部分的陈述仅仅是提供了与本公开相关的背景技术，并不必然构成现有技术。

当前，任意波形发生器广泛应用于各种测试领域，在相控阵雷达测试，量子信息系统控制等领域中，需要任意波形发生器各通道输出的信号精密同步，同步精度一般要求在几十ps到几百ps不等。也就是要求各通道输出信号的相位差要控制在几十ps到几百ps以内。一般任意波形发生器各通道的输出信号，在未校准时，输出信号相位同步精度一般在ns级，因此需要对各通道输出信号进行校准。

现有的最常用技术方案有两种，一种是利用外部多通道高速信号采集仪器(比如示波器，数字化仪)，人工手动校准。一种是在各通道上增加高采样率ADC，如附图1所示，根据ADC反馈数据自动校准。第一种方案，利用外部高采样率示波器手动校准的原理较为简单，将任意波形发生器各通道设置为输出同振幅，同频率，同起始相位的连续正弦波，用示波器直接测量各通道之间的相差。将测量所得相差在任意波形发生器软件中做相应的增加或扣除即可。这种校准的方法的好处是校准精度高，任意波形发生器内部无需设计专门的校准电路。该方案一般能在某个确定的工作环境下，以花费较长时间和人力成本为代价，将任意波形发生器通道间的相位同步精度校准到ps级。

第二种方案，在各通道上增加高采样率ADC，根据ADC反馈数据自动校准。其原理如图1所示，当校准开始时，由内部高采样率ADC采集各通道信号，送至FPGA，由FPGA在数字域比对各个通道的相位差，得出结论后，再将测量所得相差在任意波形发生器软件中做相应的增加或扣除即可。该方案相当于需要在任意波形发生器内部再集成了一个功能弱化的示波器。这种校准的方法的好处是校准过程自动化程度高，且不需要外部高性能示波器的支持，成本相对较低。当任意波形发生器工作环境改变时，该方案也能在较短时间内实现再次自动校准，其一般能在将任意波形发生器通道间的相位同步精度校准到几百ps级。

本公开发明人发现，(1)第一种方案的同步校准操作过程复杂，一次校准需要时间很长，需频繁手动切换更换任意波形发生器输出通道，逐通道校准，校准时间随着通道数量成指数级增长；所用的仪器采样率指标与校准精度成正比，当校准精度要求达到ps级时，该方法所需的测试仪器的成本十分高昂，甚至在需要同步的任意波形发生器之上；且当任意波形发生器工作温度改变时，理论上需要再次人工校准。当一个系统有几十路任意波形发生器输出通道需要校准时，该方案一般需要耗时数个小时时间。(2)第二种方法要想精密测得各通道之间的相差，需要对多个高采样率ADC进行同步，其同步电路极其复杂，且该方案的校准精度直接相关于ADC的采样率、垂直分辨率和同步精度，其精度一般只能达到几百ps量级，对于更严格的同步要求，该方案的设计复杂度和工程实现难度都会成倍增加，而且成本也会剧烈升高，占用FPGA等硬件资源也会成倍增加。

发明内容

为了解决现有技术的不足，本公开提供了一种自动同步任意波形发生器输出通道的电路及方法，能够完成高精度的通道间延时精密自校准功能，采用多次平均的方式，能够将校准精度大幅提高到ps级，并且在保证各任意波形发生器同步校准精度的同时，大幅提高了校准效率，具有校准精度高、校准速度快、占用硬件资源少和环境适应性好等特点。

为了实现上述目的，本公开采用如下技术方案：

本公开第一方面提供了一种自动同步任意波形发生器输出通道的电路。

一种自动同步任意波形发生器输出通道的电路，包括至少两个需要校准的输出通道、比较器、D触发器和控制模块；

两个输出通道分别通过继电器选通接入到各自通道的输出端或者比较器的正负输入端，所述比较器的输出端连接到D触发器的时钟输入端；

D触发器的D端连接固定高电平，D触发器的Q端输出连接至控制模块的输入口，同时控制模块连接一条控制线控制D触发器的复位清零；

所述控制模块分别与输出通道连接，用于根据D触发器的Q端的输出电平确定两个输出通道的相位差，根据相位差进行输出通道的初始相位调整以实现输出通道自动同步。

本公开第二方面提供了一种自动同步任意波形发生器输出通道的方法。

一种自动同步任意波形发生器输出通道的方法，利用本公开第一方面所述的自动同步任意波形发生器输出通道的电路，步骤如下：

(2-1)将需要校准的两个输出通道选通接入到比较器的正负输入端；

(2-2)设置两个通道的信号为连续波输出信号，设置两个通道输出的连续波频率和幅度完全相同，设定第一通道和第二通道的相位，第二通道的初始相位滞后于第一通道的初始相位，第一通道和第二通道的相位差大于设定阈值；

(2-3)控制模块先对D触发器复位清零，再读取D触发器的Q端口的输出电平，若Q端口的输出为高电平，则将第二通道起始相位缩小设定相位角度；

(2-4)当控制模块读取到D触发器的Q端输出电平为低电平时，记录此时第二通道的起始相位Φ₁；

(2-5)继续向前移动第二通道的起始相位，至某个时刻时第二通道的相位超前于第一通道的相位，当第一通道和第二通道的相位差达到比较器的启动阈值时，比较器重新进入正常工作状态，比较器输出端重新出现脉冲信号；

(2-6)重复步骤(2-3)，直到读取D触发器Q端口的输出电平再次变为高，记录此时第二通道设置的初始相位为Φ₂；

(2-7)取

则Φ即为第一通道和第二通道的相位的差异值，在第二通道的初始相位中减去Φ，实现第一通道和第二通道的同步。

作为可能的一些实现方式，所述(2-2)中，所述连续波输出信号为正弦波连续输出信号或者余弦波输出信号。

作为进一步的限定，所述正弦波信号或者余弦波信号的频率为10MHz，输出幅度为-3dBFS，设置第一通道的起始相位为0°，第二通道的起始相位为0.1°。

作为可能的一些实现方式，所述(2-2)中，所述第一通道和第二通道的相位差大于任意波形发生器通道间校准前最大延迟差异。

作为可能的一些实现方式，所述(2-3)中，每次Q端口的输出为高电平时，将第二通道起始相位缩小0.0001°。

本公开第三方面提供了一种自动同步任意波形发生器输出通道的方法。

一种自动同步任意波形发生器输出通道的方法，利用本公开第一方面所述的自动同步任意波形发生器输出通道的电路，步骤如下：

(7-1)将需要校准的两个输出通道选通接入到比较器的正负输入端；

(7-2)设置两个通道的信号为连续波输出信号，设置两个通道输出的连续波频率和幅度完全相同，设定第一通道和第二通道的相位，第二通道的初始相位超前于第一通道的初始相位，第一通道和第二通道的相位差大于设定阈值；

(7-3)控制模块先对D触发器复位清零，再读取D触发器的Q端口的输出电平，若Q端口的输出为高电平，则将第二通道起始相位缩小设定相位角度；

(7-4)当控制模块读取到D触发器的Q端输出电平为低电平时，记录此时第二通道的起始相位Φ₁；

(7-5)继续向后移动第二通道的起始相位，至某个时刻时第二通道的相位滞后于第一通道的相位，当第一通道和第二通道的相位差达到比较器的启动阈值时，比较器重新进入正常工作状态，比较器输出端重新出现脉冲信号；

(7-6)重复步骤(2-3)，直到读取D触发器Q端口的输出电平再次变为高，记录此时第二通道设置的初始相位为Φ₂；

(7-7)取

则Φ即为第一通道和第二通道的相位的差异值，在第二通道的初始相位中加上Φ，实现第一通道和第二通道的同步。

作为可能的一些实现方式，所述(7-2)中，所述连续波输出信号为正弦波连续输出信号或者余弦波输出信号；

进一步的，所述正弦波信号或者余弦波信号的频率为10MHz，输出幅度为-3dBFS，设置第一通道的起始相位为0°，第二通道的起始相位为-0.1°。

作为可能的一些实现方式，所述(7-2)中，所述第一通道和第二通道的相位差大于任意波形发生器通道间校准前最大延迟差异；

作为可能的一些实现方式，所述(7-3)中，每次Q端口的输出为高电平时，将第二通道起始相位增加0.0001°。

本公开第四方面提供了一种任意波形发生器，包括本公开第一方面所述的自动同步任意波形发生器输出通道的电路，利用本公开第二方面或者第三方面所述的自动同步任意波形发生器输出通道的方法进行自动相位同步。

与现有技术相比，本公开的有益效果是：

1、本公开能够完成高精度的通道间延时精密自校准功能，采用多次平均的方式，能够将校准精度大幅提高到ps级，并且在保证各任意波形发生器同步校准精度的同时，大幅提高了校准效率，具有校准精度高、校准速度快、占用硬件资源少、环境适应性好和成本低等特点；广泛适用于需要精密同步输出通道信号的任意波形发生器，能有效的任意波形发生器输出通道同步校准过程中的同步精度、校准效率和成本控制等技术难题。

2、本公开通过平均法有效的回避了比较器实际所能输出的最小脉冲信号宽度不确定的问题，自动补偿了温度或环境变化引起的电路参数漂移。

3、本公开所述的FPGA控制模块发送复位清零信号后，只需要回读D触发器Q端的电平状态，因此占用FPGA内部电路资源极少，检测速度极快，且在实际测试过程中，该校准方法所能实现的校准精度相关于比较器实际所能输出的最小脉冲信号宽度，其最高精度约为比较器最小输出脉宽的±2％，即±4ps左右。

4、本公开所述的FPGA控制模块完成一次移相再测试时间约为3μs，以0.0001°为步进，将一个通道的起始相位从+0.1°调整至-0.1°通常需要2000次左右调整，两通道间校准时间约为3μs×2000＝6ms，过程中无需上位机软件干预，也无需人工操作，效率极高。

5、本公开极大的提升了同步校准精度，能够达到ps级，在保证同步校准精度的前提下，显著节省校准时间，在ms级时间内实现单次同步校准，无需外部测试仪器，无需高采样率ADC，成本低，而且本公开所述的电路结构简单，无需占用过多硬件资源，功耗低，适用于所有任意波形发生器通道设计，应用范围广。

6、本公开采用高速比较器与D触发器组成的全数字电路实现电路的自动校准，实现了通道间相位差的精密测量，FPGA只需对D触发器Q端输出电平进行简单监测，即可明确通道间的同步状态，极大的提高相位同步校准的效率。

附图说明

图1为现有技术中的基于高采样率ADC的同步校准电路的原理框图。

图2为本公开实施例1所述的自动同步任意波形发生器输出通道的电路的原理框图。

图3为本公开实施例1所述的自动同步任意波形发生器输出通道方法的技术原理图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

实施例1：

如图2所示，本公开实施例1提供了一种自动同步任意波形发生器输出通道的电路，包括至少两个需要校准的输出通道、超高速比较器、超高速D触发器和FPGA控制模块；

两个输出通道分别通过继电器选通接入到各自通道的输出端或者超高速比较器的正负输入端，所述超高速比较器的输出端连接到超高速D触发器的时钟输入端；

超高速D触发器的D端连接固定高电平，超高速D触发器的Q端输出连接至FPGA控制模块的输入口，同时FPGA控制模块连接一条控制线控制超高速D触发器的复位清零；

所述FPGA控制模块分别与输出通道连接，用于根据超高速D触发器的Q端的输出电平确定两个输出通道的相位差，根据相位差进行输出通道的初始相位调整以实现输出通道自动同步。

实施例2：

本公开实施例2提供了一种自动同步任意波形发生器输出通道的方法，利用本公开实施例1所述的自动同步任意波形发生器输出通道的电路，步骤如下：

(1)首先进入同步校准环节，将需要校准的通道(通道1、通道2)通过继电器选通接入同步校准电路；

(2)设置两个通道的信号为正弦波连续输出，也可以是余弦波信号，或者其他规律的连续波信号；设置两个通道输出的正弦波频率、幅度完全相同，一般设置正弦波的频率为10MHz，输出幅度为-3dBFS，设置通道1起始相位为0°，通道2起始相位为0.1°，这样两者差值约为2.77ns左右，大于一般任意波形发生器通道间校准前最大延迟差异；

(3)两个通道的输出信号分别进入比较器的正负信号输入端，超高速比较器的输出信号连接到超高速D触发器的时钟输入端；超高速D触发器的D端连接固定高电平，Q端输出连接至FPGA普通IO口，同时FPGA连接一条控制线控制超高速D触发器的复位清零；

(4)FPGA先对超高速D触发器复位清零，再读取超高速D触发器Q端口的输出电平，若为高，则将通道2起始相位缩小，一般以0.0001°，也就是2.77ps为步进；

(5)继续向前移动通道2的起始相位，至某个时刻，通道2的相位会超前于通道1的相位，当这个超前两足够多的时候，超高速比较器会重新进入正常工作状态，超高速比较器输出端的脉冲信号会重新出现；此时重复第四步操作，直到读取超高速D触发器Q端口的输出电平变为低，记录此时通道2设置的相位为Φ₁；

(6)继续重复第四步操作，直到读取超高速D触发器Q端口的输出电平再次变为高，记录此时通道2设置的相位为Φ₂；

(7)取则Φ即为通道2和通道1相位的差异值；

(8)在控制通道2初始相位的软件控制字中扣除Φ的值。

(9)退出同步校准环节，将通道1、通道2通过继电器选通接入正常工作状态。

(10)以此类推，可以实现通道2和通道3，乃至通道N之间的同步校准。

其具体工作原理为：

本实施例中所采用的超高速比较器实际所能输出的最小脉冲信号宽度约为200ps左右，超高速D触发器的时钟输入端实际能敏感到的时钟脉冲信号宽度约为160ps左右。

当校准开始时，由于两通道输出信号相位差较大，此时超高速比较器处于正常工作状态，周期性发出脉冲信号。将此脉冲信号送给D触发器的时钟输入端，则FPGA对该超高速D触发器复位清零后，在该脉冲信号的作用下，每个脉冲的上升沿，都会将D触发器的D端高电平传输到Q端输出，Q端输出电平会维持在常高状态，如图3第一种状态所示。

当两通道输出信号相位差逐渐变小，至某个时刻，比较器无法再检测出两个信号的相位差，此时比较器的输出会维持在常低或者常高，FPGA对D触发器复位清零后，由于D触发器的时钟端不再有可以提供上升沿的输入信号，D端高电平无法传输到Q端输出，Q端输出电平会维持在常低状态，如图3第二种状态所示。记录此时通道2设置的相位为Φ₁。但是不同批次或者不同温度下，高速D触发器的检测精度有差异，所以此时依然不能精准确定两个通道的准确相位差。如图3第二种状态所示。

继续向前移动通道2的起始相位，至某个时刻，通道2的相位会超前于通道1的相位，当这个超前两足够多的时候，比较器会重新进入正常工作状态，如图3第三种状态所示，比较器输出端的脉冲信号会重新出现，FPGA对D触发器复位清零后，在该脉冲信号的作用下，Q端输出电平会重新维持在常高状态。记录此时通道2设置的相位为Φ₂。

由于在某个温度下，某个批次的比较器所能输出的最小脉冲信号宽度是不变的，所以，Φ₁与Φ₂的中值点即可认为是通道1与通道2的零相差状态。

取

则Φ即为通道2和通道1相位的差异值。将测量所得相差在任意波形发生器软件中做相应的增加或扣除即可。用这种平均法可以回避比较器实际所能输出的最小脉冲信号宽度不确定的问题，自动补偿了温度或环境变化引起的电路参数漂移。

考虑到本实施例中，FPGA发送复位清零信号后，只需要回读D触发器Q端的电平状态，因此占用FPGA内部电路资源极少，检测速度极快。且在实际测试过程中，该校准方法所能实现的校准精度相关于比较器实际所能输出的最小脉冲信号宽度，其最高精度约为比较器最小输出脉宽的±2％，即±4ps左右。

FPGA完成一次移相再测试时间约为3μs，以0.0001°为步进，将一个通道的起始相位从+0.1°调整至-0.1°通常需要2000次左右调整，两通道间校准时间约为3μs×2000＝6ms，过程中无需上位机软件干预，也无需人工操作，效率极高。

实施例3：

本公开实施例3提供了一种自动同步任意波形发生器输出通道的方法，利用本公开实施例1所述的自动同步任意波形发生器输出通道的电路，步骤如下：

(1)首先进入同步校准环节，将需要校准的通道(通道1、通道2)通过继电器选通接入同步校准电路；

(2)设置两个通道的信号为正弦波连续输出，也可以是余弦波信号，或者其他规律的连续波信号；设置两个通道输出的正弦波频率、幅度完全相同，一般设置正弦波的频率为10MHz，输出幅度为-3dBFS，设置通道1起始相位为0°，通道2起始相位为-0.1°，这样两者差值约为2.77ns左右，大于一般任意波形发生器通道间校准前最大延迟差异；

(3)两个通道的输出信号分别进入比较器的正负信号输入端，超高速比较器的输出信号连接到超高速D触发器的时钟输入端；超高速D触发器的D端连接固定高电平，Q端输出连接至FPGA普通IO口，同时FPGA连接一条控制线控制超高速D触发器的复位清零；

(4)FPGA先对超高速D触发器复位清零，再读取超高速D触发器Q端口的输出电平，若为高，则将通道2起始相位增大，一般以0.0001°，也就是2.77ps为步进；

(5)继续向后移动通道2的起始相位，至某个时刻，通道2的相位会滞后于通道1的相位，当这个超前两足够多的时候，超高速比较器会重新进入正常工作状态，比较器输出端的脉冲信号会重新出现；此时重复第四步操作，直到读取超高速D触发器Q端口的输出电平变为低，记录此时通道2设置的相位为Φ₁；

(6)继续重复第四步操作，直到读取超高速D触发器Q端口的输出电平再次变为高，记录此时通道2设置的相位为Φ₂；

(7)取

则Φ即为通道2和通道1相位的差异值；

(8)在控制通道2初始相位的软件控制字中增加Φ的值。

(9)退出同步校准环节，将通道1、通道2通过继电器选通接入正常工作状态。

(10)以此类推，可以实现通道2和通道3，乃至通道N之间的同步校准。

实施例4：

本公开实施例4提供了一种任意波形发生器，包括本公开实施例1所述的自动同步任意波形发生器输出通道的电路，利用本公开实施例1或者实施例2所述的自动同步任意波形发生器输出通道的方法进行自动相位同步。

以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。