阅读说明：本技术 二倍频装置及方法 (Frequency doubling device and method ) 是由 李安明 林嘉亮 涂祐豪 陈育祥 于 2019-07-17 设计创作，主要内容包括：一种二倍频装置及方法,所述二倍频装置包含：二倍频产生电路及工作周期调整电路。二倍频产生电路包含：多工器、可变延迟电路及除二电路。多工器根据选择信号选择互为反相的第一及第二时钟信号其中之一输出,以产生二倍频时钟信号。可变延迟电路将二倍频时钟信号延迟预设时间。除二电路对二倍频时钟信号进行除频产生选择信号。工作周期调整电路包含：平均电压产生电路及比较电路。平均电压产生电路产生二倍频时钟信号的平均电压值。比较电路根据平均电压值以及参考电压的比较结果产生控制信号,以控制延迟时间,进一步控制二倍频时钟信号的工作周期。(A frequency doubling device and method, the frequency doubling device comprising: a frequency doubling generation circuit and a duty cycle adjusting circuit. The frequency doubling generation circuit comprises: multiplexer, variable delay circuit and divide by two circuit. The multiplexer selects one of the first and second clock signals with opposite phases to output according to the selection signal to generate a frequency-doubled clock signal. The variable delay circuit delays the double frequency clock signal by a preset time. The two-division circuit divides the frequency of the two-frequency-doubling clock signal to generate a selection signal. The duty cycle adjusting circuit includes: an average voltage generating circuit and a comparing circuit. The average voltage generating circuit generates an average voltage value of the frequency-doubled clock signal. The comparison circuit generates a control signal according to the comparison result of the average voltage value and the reference voltage to control the delay time and further control the working period of the frequency doubling clock signal.)

二倍频装置及方法

技术领域

本发明涉及一种二倍频技术，且特别涉及一种二倍频装置及方法。

背景技术

一般而言，两倍频器可由锁相回路(phase lock loop；PLL)来实现，此方法虽然可以精确地产生两倍频的时钟信号，但是其瞬时时间可能会和理想的时间有些微的差异，通常称为抖动(jitter)。为了使得锁相回路所产生的时钟信号有较小的抖动，通常需要使用较低噪声的电源或是增加电路的耗电以降低锁相回路本身所产生的噪声。所以在应用上会需要较高的成本或耗电，或两者皆具。

因此，如何设计一个新的二倍频装置及方法，以解决上述的缺失，乃为此一业界亟待解决的问题。

发明内容

发明内容旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此发明内容并非本公开内容的完整概述，且其用意并非在指出本发明实施例的重要/关键元件或界定本发明的范围。

本发明内容的一目的在于提供一种二倍频装置及方法，借此改善现有技术的问题。

为达上述目的，本发明内容的一技术实施方式涉及一种二倍频装置，包含：二倍频产生电路以及工作周期调整电路。二倍频产生电路包含：多工器、可变延迟电路以及除二电路。多工器配置以接收并根据选择信号选择互为反相的第一时钟信号以及第二时钟信号其中之一输出，以产生频率为第一时钟信号以及第二时钟信号的两倍的二倍频时钟信号。可变延迟电路配置以将二倍频时钟信号延迟预设时间。除二电路配置以对延迟的二倍频时钟信号进行除频，以产生选择信号。工作周期调整电路包含：平均电压产生电路以及比较电路。平均电压产生电路配置以接收二倍频时钟信号，以产生二倍频时钟信号的平均电压值。比较电路配置以接收平均电压值以及参考电压，以根据平均电压值以及参考电压的比较结果产生控制信号，以控制可变延迟电路的延迟时间，进一步控制二倍频时钟信号的工作周期(duty cycle)。

为达上述目的，本发明内容的另一技术实施方式涉及一种二倍频方法，包含：使二倍频产生电路的多工器接收并根据选择信号选择互为反相的第一时钟信号以及第二时钟信号其中之一输出，以产生频率为第一时钟信号以及第二时钟信号的两倍的二倍频时钟信号；使二倍频产生电路的可变延迟电路将二倍频时钟信号延迟预设时间；使二倍频产生电路的除二电路对延迟的二倍频时钟信号进行除频，以产生选择信号；使工作周期调整电路的平均电压产生电路接收二倍频时钟信号，以产生二倍频时钟信号的平均电压值；以及使工作周期调整电路的比较电路接收平均电压值以及参考电压，以根据平均电压值以及参考电压的比较结果产生控制信号，以控制可变延迟电路的延迟时间，进一步控制二倍频时钟信号的工作周期。

本发明内容的又一技术实施方式涉及一种二倍频装置，包含：二倍频产生电路以及工作周期调整电路。二倍频产生电路包含：多工器、可变延迟电路以及除二电路。多工器配置以接收并根据选择信号选择互为反相的第一时钟信号以及第二时钟信号其中之一输出，以产生频率为第一时钟信号以及第二时钟信号的两倍的二倍频时钟信号。可变延迟电路配置以将二倍频时钟信号延迟预设时间。除二电路配置以对延迟的二倍频时钟信号进行除频，以产生选择信号。工作周期调整电路包含：第一平均电压产生电路、第二平均电压产生电路以及比较电路。第一平均电压产生电路配置以接收二倍频时钟信号，以产生二倍频时钟信号的第一平均电压值。第二平均电压产生电路配置以接收反相的二倍频时钟信号，以产生反相的二倍频时钟信号的第二平均电压值作为参考电压。比较电路配置以接收平均电压值以及参考电压，以根据平均电压值以及参考电压的比较结果产生控制信号，以控制可变延迟电路的延迟时间，进一步控制二倍频时钟信号的工作周期(duty cycle)。

本发明的二倍频装置及方法可通过二倍频产生电路的简单电路结构产生二倍频时钟信号，并由工作周期调整电路对于二倍频时钟信号的工作周期提供稳定且精准的控制与调整。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：

图1为本发明一实施例中，一种二倍频装置的方框图；

图2为本发明一实施例中，二倍频装置中的信号的波形图；

图3为本发明一实施例中，一种二倍频装置的方框图；以及

图4为本发明一实施例中，二倍频方法的流程图。

符号说明

1：二倍频装置 100：二倍频产生电路

102：多工器 104：可变延迟电路

106：除二电路 120：工作周期调整电路

122：平均电压产生电路 124：比较电路

C、C’：电容 CLK1：第一时钟信号

CLK2：第二时钟信号 CLK3：选择信号

CTL：控制信号 DFCLK：二倍频时钟信号

DLCLK：延迟的二倍频时钟信 GND：接地电位

号 R、R’：电阻

IDFCLK：反相二倍频时钟信号 Vave：平均电压值

T0-T6：时间区间 3：二倍频装置

Vref：参考电压 302：反相器

300：参考电压产生电路 400：二倍频方法

304：电压产生电路

401-405：步骤

具体实施方式

请参照图1。图1为本发明一实施例中，一种二倍频装置1的方框图。二倍频装置1配置以根据所接收的时钟信号，例如第一时钟信号CLK1以及第二时钟信号CLK2，产生频率为其两倍的二倍频时钟信号DFCLK。二倍频装置1包含：二倍频产生电路100以及工作周期调整电路120。

请同时参照图2。图2为本发明一实施例中，二倍频装置1中的信号的波形图。以下将搭配图1以及图2，对于二倍频装置1的结构及运行进行更详细的说明。

二倍频产生电路100包含：多工器102、可变延迟电路104以及除二电路106。

多工器102配置以接收并根据选择信号CLK3选择第一时钟信号CLK1以及第二时钟信号CLK2其中之一输出，以产生频率为第一时钟信号CLK以及第二时钟信号CLK的两倍的二倍频时钟信号DFCLK。其中，第一时钟信号CLK1以及第二时钟信号CLK2互为反相。在图2中，第一时钟信号CLK1是以实线示出，而第二时钟信号CLK2是以虚线示出。

可变延迟电路104配置以将二倍频时钟信号DFCLK延迟预设时间，以产生延迟的二倍频时钟信号DLCLK。于一实施例中，第一时钟信号CLK1以及第二时钟信号CLK2的周期为T，二倍频时钟信号DFCLK的周期将为T/2，预设时间则为T/4。因此，延迟的二倍频时钟信号DLCLK的周期仍为T/2，然而相较二倍频时钟信号DFCLK具有T/4的相位差。

除二电路106于一实施例中，包含具有负反馈结构的数据触发器(data flip-flop)。数据触发器及其负反馈结构可用以实现除二功能，这样的技术是本领域熟知技艺者所了解，因此不在此赘述。除二电路106配置以对延迟的二倍频时钟信号DLCLK进行除频，以产生选择信号CLK3。因此，相对延迟的二倍频时钟信号DLCLK来说，选择信号CLK3的周期将为T。

因此，在图2中的时间区间T0，由于选择信号CLK3为低态，将使图1的多工器102选择第一时钟信号CLK1进行输出。此时，二倍频时钟信号DFCLK在时间区间T0的正缘，将相当于第一时钟信号CLK1的正缘。并且，在时间区间T0中，二倍频时钟信号DFCLK是以对应第一时钟信号CLK1的实线绘制。

在图2中的时间区间T1及T2，由于选择信号CLK3为高态，将使图1的多工器102选择第二时钟信号CLK2进行输出。此时，二倍频时钟信号DFCLK在时间区间T1及T2的正缘，将相当于第二时钟信号CLK2的正缘，在时间区间T1及T2的负缘，则是多工器102切换时造成的信号转变。并且，在时间区间T1及T2中，二倍频时钟信号DFCLK是以对应第二时钟信号CLK2的实线绘制。

类似地，在图2中的时间区间T3及T4，由于选择信号CLK3为低态，将使图1的多工器102选择第一时钟信号CLK1进行输出。此时，二倍频时钟信号DFCLK在时间区间T3及T4的正缘，将相当于第一时钟信号CLK1正缘，在时间区间T3及T4的负缘，则是多工器102切换时造成的信号转变。并且，在时间区间T3及T4中，二倍频时钟信号DFCLK是以对应第一时钟信号CLK1的实线绘制。

而在图2中的时间区间T5及T6，由于选择信号CLK3为高态，将使图1的多工器102选择第二时钟信号CLK2进行输出。此时，二倍频时钟信号DFCLK在时间区间T5及T6的正缘，将相当于第二时钟信号CLK2正缘，在时间区间T5及T6的负缘，则是多工器102切换时造成的信号转变。并且，在时间区间T5及T6中，二倍频时钟信号DFCLK是以对应第二时钟信号CLK2的实线绘制。

因此，通过上述的机制，二倍频产生电路100可根据第一时钟信号CLK1以及第二时钟信号CLK2产生频率为其两倍的二倍频时钟信号DFCLK。

工作周期调整电路120包含：平均电压产生电路122以及比较电路124。

平均电压产生电路122配置以接收二倍频时钟信号DFCLK，以产生二倍频时钟信号DFCLK的平均电压值Vave。

于一实施例中，平均电压产生电路122包含电阻R以及电容C。电阻R包含用以接收二倍频时钟信号DFCLK的第一端以及用以产生平均电压值Vave的第二端。电容C电性耦接于电阻R的第二端以及接地电位GND间。电阻R以及电容C共同作用为积分电路，以产生二倍频时钟信号DFCLK的平均电压值Vave。于一实施例中，当二倍频时钟信号DFCLK的工作周期(duty cycle)为50％，亦即二倍频时钟信号DFCLK的位于高态和低态的时间长度为相同，且高态电压准位为VDD时，平均电压值Vave将为VDD/2。

比较电路124配置以接收平均电压值Vave以及参考电压Vref，以根据平均电压值Vave以及参考电压Vref的比较结果产生控制信号CTL，以控制可变延迟电路104的延迟时间，进一步控制二倍频时钟信号DFCLK的工作周期。

于一实施例中，参考电压Vref可设置为VDD/2，且比较电路124的正输入端用以接收参考电压Vref，负输入端用以接收平均电压值Vave。因此，当平均电压值Vave小于参考电压Vref时，表示二倍频时钟信号DFCLK的工作周期小于50％。比较电路124可通过产生控制信号CTL延长可变延迟电路104的延迟时间，使延迟时间趋近T/4(二倍频时钟信号DLCLK的半周期)，并使工作周期趋近50％。

相对的，当平均电压值Vave大于参考电压Vref时，表示二倍频时钟信号DFCLK的工作周期大于50％。比较电路124可通过产生控制信号CTL降低可变延迟电路104的延迟时间，使延迟时间趋近T/4，并使工作周期趋近50％。

因此，通过工作周期调整电路120的设置，可提供使二倍频时钟信号DFCLK的工作周期稳定的技术效果。

进一步地，当参考电压Vref改变时，工作周期调整电路120可通过控制信号CTL的产生，调整二倍频时钟信号DFCLK的工作周期。举例而言，当参考电压Vref设置为VDD/4时，可将延迟时间设定于约T/8，并使二倍频时钟信号DFCLK的工作周期控制在25％。而当参考电压Vref设置为(3/4)VDD时，可将延迟时间设定于约(3/8)T，并使二倍频时钟信号DFCLK的工作周期控制在75％。

因此，二倍频时钟信号DFCLK的高态电压准位为VDD以及参考电压Vref的相对关系，将可决定二倍频时钟信号DFCLK的工作周期。

因此，本发明的二倍频装置1可通过二倍频产生电路100的简单电路结构产生二倍频时钟信号DFCLK，并由工作周期调整电路120对于二倍频时钟信号DFCLK的工作周期提供稳定且精准的控制与调整。

于一实施例中，二倍频产生电路100的各元件在运行中如果是由外部的电源模块提供电源，则容易受到电源较高频的抖动影响而无法及时由工作周期调整电路120调整。于一实施例中，比较电路124可由低压差稳压器(low dropout regulator；LDO)实现，以产生为电压信号形式的控制信号CTL，进一步将控制信号CTL提供至多工器102以及除二电路104，以使102多工器以及除二电路104根据控制信号CTL运行。

在这样的设计下，二倍频装置1可在不增加额外稳压电路的面积与成本下，提供二倍频产生电路100稳压的机制，使所产生的二倍频时钟信号DFCLK更加稳定且精准。

进一步地，于一实施例中，本发明的二倍频装置1可通过将二倍频时钟信号DFCLK输出至一个或多个串联的二倍频电路中(例如但不限于二倍频装置1自身或是其他可能的二倍频电路)，达到二的幂次方倍频(例如4倍、8倍、16倍等)的时钟信号。

请参照图3。图3为本发明一实施例中，一种二倍频装置3的方框图。类似于图1所示出的二倍频装置1，二倍频装置3包含：二倍频产生电路100以及工作周期调整电路120，因此不再就相同的元件进行赘述。与图1所示出的二倍频装置1不同之处在于，二倍频装置3还包含参考电压产生电路300。

参考电压产生电路300包含反相器302以及电压产生电路304。其中，反相器302配置以接收二倍频时钟信号DFCLK，以产生反相二倍频时钟信号IDFCLK。电压产生电路304的结构类似于平均电压产生电路122，包含电阻R’以及电容C’，并配置以接收反相二倍频时钟信号IDFCLK，以产生反相二倍频时钟信号IDFCLK的平均电压值，并馈入比较电路124作为参考电压Vref。

在这样的配置下，由于二倍频时钟信号DFCLK以及反相二倍频时钟信号IDFCLK之间相位互为相反的特性，因此可用反相二倍频时钟信号IDFCLK的平均电压结果作为参考电压Vref，达到自动调整二倍频时钟信号DFCLK的工作周期为50％的输出结果，而不再需要额外的参考电压制造电路。

请参照图4。图4为本发明一实施例中，二倍频方法400的流程图。二倍频方法400可应用于图1的二倍频装置1中。

二倍频方法400包含下列步骤(应了解到，在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行)。

于步骤401，使二倍频产生电路100的多工器102接收并根据选择信号CLK3选择互为反相的第一时钟信号CLK1以及第二时钟信号CLK2其中之一输出，以产生频率为第一时钟信号CLK1以及第二时钟信号CLK2的两倍的二倍频时钟信号DFCLK。

于步骤402，使二倍频产生电路100的可变延迟电路104将二倍频时钟信号DFCLK延迟预设时间。

于步骤403，使二倍频产生电路100的除二电路106对延迟的二倍频时钟信号DLCLK进行除频，以产生选择信号CLK3。

于步骤404，使工作周期调整电路120的平均电压产生电路122接收二倍频时钟信号DFCLK，以产生二倍频时钟信号DFCLK的平均电压值Vave。

于步骤405，使工作周期调整电路120的比较电路124接收平均电压值Vave以及参考电压Vref，以根据平均电压值Vave以及参考电压Vref的比较结果产生控制信号CTL，以控制可变延迟电路104的延迟时间，进一步控制二倍频时钟信号DFCLK的工作周期。

虽然上文实施方式中公开了本发明的具体实施例，然其并非用以限定本发明，本发明所属技术领域中技术人员，在不悖离本发明的原理与构思的情形下，当可对其进行各种变动与修饰，因此本发明的保护范围当以附随权利要求所界定者为准。