具体实施方式

本公开涉及五倍频率。尽管在说明书中描述了数个被认为是实施本公开的优选模式，但应理解本公开仍可以诸多方式来实现，且不应限定于下述的特定实施例或实现下述特征的特定方式。在其他情况下，公知细节将不再赘述或讨论以避免模糊本公开重点。

本技术领域中技术人员应能理解本公开中所使用的关于微电子学的术语及基本概念，例如“电压”、“电流”、“节点”、“电源节点”、“接地”、“信号”、“逻辑信号”、“逻辑反相(logical inversion)”、“时钟”、“频率”、“周期”、“相位”、“互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)”、“N型晶体管(NMOS)”、“P型晶体管(PMOS)”、“单端(single-ended)”、“差分”、“电荷泵(charge pump)”、“叠接式放大器(cascode amplifier)”及“直流”。类似上述的术语在微电子学领域中是时常使用的，并且相关概念对于本技术领域中技术人员是显而易见的，因此于此不再详细解释。本技术领域中技术人员也能识别P型晶体管及N型晶体管的电路符号，并且能分辨哪一个是“源极”、“栅极”及“漏极”。本技术领域中技术人员还能阅读包括N型晶体管及/或P型晶体管的电路的示意图，而无需在示意图中详细描述晶体管如何与另一个晶体管连接。本技术领域中技术人员也能理解例如微米(micron)及纳米(nanometer)的单位。

本公开是从工程方面来进行表述(即，从本技术领域中技术人员方面)。例如，“X等于Y”是表示“X与Y之间的差小于特定的工程允许误差”。“X明显小于Y”是表示“X与Y之间的比率小于特定的工程允许误差”。“X为零”是表示“X小于特定的工程允许误差”。

在本公开中，代表信息(information)的信号不是电压就是电流。

在本公开中，逻辑信号是具有两种可能状态的电压信号，这两种状态分别是高准位状态(high state)及低准位状态(low state)。当逻辑信号的准位高于与逻辑信号有关的某个跳脱点(trip point)时，逻辑信号被称为处于高准位状态。反之，当逻辑信号的准位低于与逻辑信号有关的某个跳脱点时，逻辑信号被称为处于低准位状态。在逻辑信号的上下文中陈述为“(逻辑信号)X为高”，其表示为“(逻辑信号)X为高准位状态”的意思。同样地，在逻辑信号的上下文中陈述为“(逻辑信号)X为低”，其表示为“(逻辑信号)X处于低准位状态”的意思。高准位状态也称为“1”状态，并且低准位状态也称为“0”状态。在逻辑信号的上下文中陈述为“(逻辑信号)X为1”，其表示为“(逻辑信号)X处于高电位状态”的意思。同样地，在逻辑信号的上下文中陈述为“(逻辑信号)X信号为0”，其表示为“(逻辑信号)X处于低电位状态”的意思。

在本公开中，假设第一逻辑信号及第二逻辑信号始终处于相反的状态，即，当其中一个为1时，另一个为0，则第一逻辑信号为第二逻辑信号的逻辑反相。

在本公开中，当第一逻辑信号是第二逻辑信号的逻辑反相时，第一逻辑信号及第二逻辑信号为互补的。

在本公开中，当第一电流被认为是第二电流的反相时，第一电流及第二电流具有近似相同的大小但符号相反。

在本公开中，“时钟信号(clock signal)”(或简称为“时钟(clock)”)是在低准位状态与高准位状态之间周期切换的逻辑信号。

在本公开中，电源节点以“V_DD”表示。为了方便说明，“V_DD”也可以表示在电源节点提供的电源电压。也就是，“V_DD为0.9伏特(V)”表示“电源节点的电源电压V_DD为0.9伏特”。作为示例而非限制，在本公开中，电路是使用28纳米互补式金属氧化物半导体制程来制造，并且电源节点的电源电压V_DD为0.9伏特。

在本公开中，“V_SS”表示直流(DC)接地节点。直流接地节点“V_SS”的电压名义上为0伏特。

本公开公开一种五倍频器(frequency quintupling apparatus)，此五倍频器能由单端电路或差分电路来实施的。首先将描述单端电路的实施例，而后将描述完整差分电路的实施例。

图1为根据本公开一些实施例所示出的五倍频器100的功能方框图。参照图1，在一些实施例，为了简短表示，本说明书将单端的五倍频器100简称为五倍频器100，并以五倍频器100进行说明。五倍频器100接收五相位时钟，五相位时钟包括第一相位信号S₀、第二相位信号S₁、第三相位信号S₂、第四相位信号S₃及第五相位信号S₄，并且五倍频器100输出输出时钟S_OUT。五倍频器100包括第一三态电荷泵(first tri-stage charge pump,TSCP)110、第二三态电荷泵120、第三三态电荷泵130、第四三态电荷泵140、第五三态电荷泵150及负载160。第一三态电荷泵110用以接收五相位时钟的第一相位信号S₀及五相位时钟的第三相位信号S₂，并输出第一电流I₀至输出节点101。第二三态电荷泵120用以接收五相位时钟的第二相位信号S₁及五相位时钟的第四相位信号S₃，并输出第二电流I₁至输出节点101。第三三态电荷泵130用以接收五相位时钟的第三相位信号S₂及五相位时钟的第五相位信号S₄，并输出第三电流I₂至输出节点101。第四三态电荷泵140用以接收五相位时钟的第四相位信号S₃及五相位时钟的第一相位信号S₀，并输出第四电流I₃至输出节点101。第五三态电荷泵150用以接收五相位时钟的第五相位信号S4及五相位时钟的第二相位信号S₁，并输出第五电流I₄至输出节点101。负载160用以终止输出节点101，并建立输出时钟S_OUT。于此，“V_CM”表示直流节点。

在一些实施例，假设五相位时钟的周期为T。以数学而言，五相位时钟能由以下方程式表示：

于此，在一些实施例，“t”是时间变数(time variable)，“mod(·,·)”代表模数函数(modulo function)，及“mod(t,T)”等于t除以T之后的余数。

在一些实施例，以数学而言，第一三态电荷泵110能由以下方程式实施：

于此，在一些实施例，“I_E”表示电流值。当第一相位信号S₀及第三相位信号S₂皆为0时，第一三态电荷泵110输出正电流。当第一相位信号S₀及第三相位信号S₂皆1时，第一三态电荷泵110输出负电流。其余情况(如当第一相位信号S₀及第三相位信号S₂的其中一个为0，且第一相位信号S₀及第三相位信号S₂的其中另一个为1时)，第一三态电荷泵110输出零电流。同样地，第一三态电荷泵110、第二三态电荷泵120、第三三态电荷泵130、第四三态电荷泵140及第五三态电荷泵150能分别由以下方程式实施：

在一些实施例，第一相位信号S₀、第二相位信号S₁、第三相位信号S₂、第四相位信号S₃及第五相位信号S₄在输出节点101相加，因此获得总电流I_S。依据方程式(1)、(2)、(3)、(4)、(5)、(6)、(7)、(8)、(9)及(10)，在五相位时钟的一个周期之间总电流I_S的表列值如下表1所示：

表1：

在一些实施例，如表1所示，总电流I_S是周期性的，并且总电流I_S的五个周期对应于输入的五相位时钟的每个周期。因此五倍频器100能实现五倍频率的功能。负载160在输出节点101做为阻抗，并将总电流I_S有效地转换为输出时钟S_OUT：

S_OUT＝I_SZ_L。 (11)

于此，在一些实施例，Z_L是负载160的阻抗值。因此，输出时钟S_OUT具有五倍频率。

图2为根据本公开一些实施例所示出的三态电荷泵(例如为第一三态电荷泵110)的示意图。参照图2，在一些实施例中，第一三态电荷泵110包括N型晶体管211、N型晶体管212、P型晶体管221及P型晶体管222。N型晶体管211由第一相位信号S₀控制，N型晶体管212由第三相位信号S₂控制，并且N型晶体管211及N型晶体管212以叠接式拓扑(cascodetopology)配置。P型晶体管221由第一相位信号S₀控制，P型晶体管222由第三相位信号S₂控制，并且P型晶体管221及P型晶体管222以叠接式拓扑配置。当第一相位信号S₀及第三相位信号S₂都为0(即，低准位状态)时，N型晶体管211及N型晶体管212都为断开，而P型晶体管221及P型晶体管222都为导通，并且流过P型晶体管221及P型晶体管222的电流从电源节点V_DD流至输出节点101，因此获得正值的第一电流I₀。当第一相位信号S₀及第三相位信号S₂都为1(即，高准位状态)时，P型晶体管221及P型晶体管222都为断开，而N型晶体管211及N型晶体管212都为导通，并且流过N型晶体管211及N型晶体管212的电流从输出节点101流至直流接地节点V_SS，因此获得负值的第一电流I₀。其余情况(如当第一相位信号S₀及第三相位信号S₂的其中一个为0，且第一相位信号S₀及第三相位信号S₂的其中另一个为1时)，在电源节点V_DD与输出节点101之间没有电流传导路径，以及在直流接地节点V_SS与输出节点101之间没有电流传导路径，因此获得值为零的第一电流I₀。关于设备及/或节点之间相互连接的详细描述，例如“N型晶体管212的源极连接N型晶体管211的漏极、N型晶体管212的栅极连接第三相位信号S₂、以及N型晶体管212的漏极连接P型晶体管222的漏极，并且N型晶体管212的漏极及P型晶体管222的漏极连接输出节点101”是不必要的，因为它们对于本技术领域中技术人员是显而易见的。

在一些实施例，替换第一相位信号S₀为第二相位信号S₁，以及替换第三相位信号S₂为第四相位信号S₃，图2中的第一三态电荷泵110能用于实施第二三态电荷泵120。替换第一相位信号S₀为第三相位信号S₂，以及替换第三相位信号S₂为第五相位信号S₄，图2中的第一三态电荷泵110能用于实施第三三态电荷泵130。替换第一相位信号S₀为第四相位信号S₃，以及替换第三相位信号S₂为第一相位信号S₀，图2中的第一三态电荷泵110能用于实施第四三态电荷泵140。替换第一相位信号S₀为第五相位信号S₄，以及替换第三相位信号S₂为第二相位信号S₁，图2中的第一三态电荷泵110能用于实施第五三态电荷泵150。

在一些实施例，第一三态电荷泵110、第二三态电荷泵120、第三三态电荷泵130、第四三态电荷泵140及第五三态电荷泵150皆为电荷泵电路。电荷泵电路依据两个控制信号而处于负输出电流状态、正输出电流状态、或零输出电流状态。具体而言，当电荷泵电路输出负电流，则电荷泵电路处于负输出电流状态。当电荷泵电路输出正电流，则电荷泵电路处于正输出电流状态。当电荷泵电路输出零电流，则电荷泵电路处于零输出电流状态。

在一些实施例中，当两个控制信号皆处于第一逻辑状态(即，皆为1)，电荷泵电路处于负输出电流状态。当两个控制信号皆处于第二逻辑状态(即，皆为0)，电荷泵电路处于正输出电流状态。当两个控制信号之一处于第一逻辑状态(即，为1)及两个控制信号的另一处于第二逻辑状态(即，为0)，电荷泵电路处于零输出电流状态。

在一些实施例中，五相位时钟的第一相位信号S₀及五相位时钟的第三相位信号S₂为第一三态电荷泵110的两个控制信号。五相位时钟的第二相位信号S₁及五相位时钟的第四相位信号S₃为第二三态电荷泵120的两个控制信号。五相位时钟的第三相位信号S₂及五相位时钟的第五相位信号S₄为第三三态电荷泵130的两个控制信号。五相位时钟的第四相位信号S₃及五相位时钟的第一相位信号S₀为第四三态电荷泵140的两个控制信号。五相位时钟的第五相位信号S₄及五相位时钟的第二相位信号S₁为第五三态电荷泵150的两个控制信号。

在一些实施例中，负载160不是明确的电路元件，而是在输出节点101的寄生电容。在这种情况下，直流节点V_CM不是明确的电路节点。

在一些实施例中，负载160是谐振槽(resonant tank)，谐振槽包括电感器及电容器，电感器与电容器为并联连接，并且电感器及电容器用以具有谐振，因此能在五倍频率提供高阻抗。在这种情况下，直流节点V_CM界定输出时钟S_OUT的共模电压。在一些实施例，谐振槽的谐振频率高于五相位时钟的基频，且为五相位时钟的基频的五倍。

图3为根据本公开一些实施例所示出的五倍频器300的功能方框图，图3的五倍频器300连同图1的五倍频器100能实施一种差分五倍频器。一并参照图1及图3，在一些实施例中，与本公开的范围及构思一致的，差分五倍频器能利用两个单端五倍频器来实施，差分五倍频器包括第一单端五倍频器及第二单端五倍频器，其中第一单端五倍频器及第二单端五倍频器具有相同的电路，但是对应的信号为互补的。第一单端五倍频器能以图1的五倍频器100实施，第二单端五倍频器能以图3的五倍频器300实施。图3的五倍频器300相似于图1的五倍频器100，除了替换第一相位信号S₀为第一相位信号S’₀、替换第二相位信号S₁为第二相位信号S’₁、替换第三相位信号S₂为第三相位信号S’₂、替换第四相位信号S₃为第四相位信号S’₃、替换第五相位信号S₄为第五相位信号S’₄、替换第一三态电荷泵110为第一三态电荷泵310、替换第二三态电荷泵120为第二三态电荷泵320、替换第三三态电荷泵130为第三三态电荷泵330、替换第四三态电荷泵140为第四三态电荷泵340、替换第五三态电荷泵150为第五三态电荷泵350、替换第一电流I₀为第一电流I’₀、替换第二电流I₁为第二电流I’₁、替换第三电流I₂为第三电流I’₂、替换第四电流I₃为第四电流I’₃、替换第五电流I₄为第五电流I’₄、替换总电流I_S为总电流I’_S、替换输出节点101为互补输出节点301、替换负载160为互补负载360、及替换输出时钟S_OUT为输出时钟S’_OUT。于此，第一相位信号S’₀为逻辑反相的第一相位信号S₀、第二相位信号S’₁为逻辑反相的第二相位信号S₁、第三相位信号S’₂为逻辑反相的第三相位信号S₂、第四相位信号S’₃为逻辑反相的第四相位信号S₃、及第五相位信号S’₄为逻辑反相的第五相位信号S₄。因此，第一电流I’₀为反相的第一电流I₀、第二电流I’₁为反相的第二电流I₁、第三电流I’₂为反相的第三电流I₂、第四电流I’₃为反相的第四电流I₃、及第五电流I’₄为反相的第五电流I₄，因此输出时钟S’_OUT为反相的输出时钟S_OUT。

在一些实施例，输入五倍频器100的五相位时钟是五级延迟锁定回路(five-stagedelay lock loop)所产生。五级延迟锁定回路能产生五相位时钟为本技术领域中技术人员所理解的，因此于此不再详细解释。

在一些实施例，输入五倍频器100的五相位时钟是五级环式振荡器(five-stagering oscillator)所产生。五级环式振荡器能产生五相位时钟为本技术领域中技术人员所理解的，因此于此不再详细解释。在一些实施例，五级环式振荡器是在锁相回路中以封闭回路方式控制的电压控制振荡器。锁相回路为本技术领域中技术人员所理解的，因此于此不再详细解释。假如干扰信号处于五倍频率，电压控制振荡器就不受制于“电压控制振荡器拉频”的影响。

在一些实施例，输入五倍频器100的五相位时钟是从执行相位内插(phaseinterpolation)的四相位时钟获得。相位内插是一种用于产生任何相位时钟的方法。相位内插能利用加权和(weighted sum)实施，而加权和是依据内插之后决定目标相位的加权所产生。使用加权和的相位内插的一实施例可见于公告号为10,270,456的美国专利。

在一些实施例，完整的周期信号覆盖360度相位。因此，五相位时钟包括以72度为间隔的五个相位。假如第一相位信号S₀的相位为0度，则第二相位信号S₁的相位为72度，第三相位信号S₂的相位为144度，第四相位信号S₃的相位为216度，以及第五相位信号S₄的相位为288度。反相的周期信号采用180度的相位位移，因此第一相位信号S’₀的相位为180度，第二相位信号S’₁的相位为252度，第三相位信号S’₂的相位为324度，第四相位信号S’₃的相位为36度，以及第五相位信号S’₄的相位为108度。因此，第一相位信号S₀、第四相位信号S’₃、第二相位信号S₁、第五相位信号S’₄、第三相位信号S₂、第一相位信号S’₀、第四相位信号S₃、第二相位信号S’₁、第五相位信号S₄及第三相位信号S’₂形成以36度为间隔的十相位时钟。换句话说，五相位时钟搭配其逻辑反相形成十相位时钟。如先前所述的，差分五倍频器能以图1的单端五倍频器(五倍频器100)与图3的单端五倍频器(五倍频器300)的组合来实施，其中五倍频器100依据第一相位信号S₀、第二相位信号S₁、第三相位信号S₂、第四相位信号S₃及第五相位信号S₄输出输出时钟S_OUT。五倍频器300依据第一相位信号S’₀、第二相位信号S’₁、第三相位信号S’₂、第四相位信号S’₃及第五相位信号S’₄输出输出时钟S’_OUT。因此，也可以描述为差分五倍频器依据十相位时钟，输出输出时钟S_OUT及输出时钟S’_OUT，其中十相位时钟包括第一相位信号S₀、第四相位信号S’₃、第二相位信号S₁、第五相位信号S’₄、第三相位信号S₂、第一相位信号S’₀、第四相位信号S₃、第二相位信号S’₁、第五相位信号S₄及第三相位信号S’₂。

图4为根据本公开一些实施例所示出的五倍频方法的流程图。参照图4，在一些实施例，五倍频方法包括以下步骤：接收五相位时钟，其中五相位时钟包括第一相位信号S₀、第二相位信号S₁、第三相位信号S₂、第四相位信号S₃及第五相位信号S₄(步骤410)；依据五相位时钟的第一相位信号S₀及五相位时钟的第三相位信号S₂，使用第一三态电荷泵110输出第一电流I₀至输出节点101(步骤420)；依据五相位时钟的第二相位信号S₁及五相位时钟的第四相位信号S₃，使用第二三态电荷泵120输出第二电流I₁至输出节点101(步骤430)；依据五相位时钟的第三相位信号S₂及五相位时钟的第五相位信号S₄，使用第三三态电荷泵130输出第三电流I₂至输出节点101(步骤440)；依据五相位时钟的第四相位信号S₃及五相位时钟的第一相位信号S₀，使用第四三态电荷泵140输出第四电流I₃至输出节点101(步骤450)；依据五相位时钟的第五相位信号S₄及五相位时钟的第二相位信号S₁，使用第五三态电荷泵150输出第五电流I₃至输出节点101(步骤460)；以及，使用负载160耦接输出节点101(步骤470)。

虽然本公开的技术内容已经以优选实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的构思所作些许的变动与润饰，皆应涵盖于本公开的范围内，因此本公开的专利保护范围当视权利要求所界定者为准。