具体实施方式

以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是根据本发明的一范例实施例所示出的展频频率产生器的示意图。请参照图1，展频频率产生器10可用以产生展频频率信号CK。例如，展频频率信号CK的频率可随着时间持续变化。展频频率产生器10可设置于存储器储存装置或其他类型的电子装置中。

展频频率产生器10包括频率产生电路11、阻抗组件12及控制电路13。阻抗组件12连接于控制电路13与频率产生电路11之间。更具体而言，频率产生电路11包括阻抗端110与振荡端120。阻抗组件12(直接)连接至频率产生电路11的阻抗端110。例如，阻抗组件12可包括一或多个电阻组件RC(和/或电抗组件)以提供阻抗值。控制电路13可提供控制信号CS至阻抗组件12以于阻抗端110产生电压(也称为第一电压)V1。频率产生电路11可根据电压V1于振荡端120产生展频频率信号CK。

在一范例实施例中，展频频率产生器10可不包括相位锁定回路(PLL)电路。因此，所输出的展频频率信号CK可不经过展频频率产生器10内部的PLL电路或类似的校正电路处理。相较于传统包含PLL电路的展频频率产生器，在一范例实施例中，不包含PLL电路的展频频率产生器10占用的电路布局的面积较小、电路设计的复杂度较低、和/或运作时的耗电量较低。

在一范例实施例中，控制信号CS为三角波或正弦波等振荡信号或周期信号。在一范例实施例中，控制信号CS的电压值可影响展频频率信号CK的频率变化量。例如，在不同时间点，展频频率信号CK的频率变化量可不同，使得展频频率信号CK可具有不同的频率。

在一范例实施例中，阻抗组件12的阻抗值可影响展频频率信号CK的频率变化范围。也即，展频频率信号CK的频率可在一个默认的频率变化范围内变化。

图2是根据本发明的一范例实施例所示出的控制信号的波形的示意图。

图3是根据本发明的一范例实施例所示出的展频频率信号的频率变化的示意图。

请参照图2与图3，以三角波为例，在不同时间点，控制信号CS的电压值可在由上限电压VA与下限电压VB所限定的电压范围内振荡。对应于控制信号CS的电压变化，展频频率信号CK的频率可以在上限频率fA与下限频率fB所限定的频率范围内变化。例如，上限频率fA与下限频率fB之间的频率差值可表示为df。以时间点T(i)为例，响应于控制信号CS的电压值为V(i)，展频频率信号CK的频率可为f(i)。

在一范例实施例中，阻抗组件12的阻抗值可用以控制频率差值df。例如，阻抗组件12的阻抗值可负相关于频率差值df。也即，若阻抗组件12的阻抗值越小，则展频频率信号CK的频率可在越大的频率变化范围内变化。

在一范例实施例中，频率产生电路11可包括分压电路112、振荡电路122、电流源114与电流源124。分压电路112可位于阻抗端110并连接至阻抗组件12。振荡电路122可位于振荡端120并连接至分压电路112。经由阻抗组件12，分压电路112可响应于控制信号SC而产生电压V1。振荡电路122可接收电压V1与电压(也称为第二电压)V2并比较电压V1与电压V2以产生展频频率信号CK。须注意的是，电压V1是产生于阻抗端110，而电压V2则是产生振荡端120，如图1所示。

在一范例实施例中，分压电路112可对流经阻抗组件12的控制信号CS执行分压操作以产生电压(也称为初始电压)V0与V1。例如，分压电路112可包括阻抗组件R1与R2。阻抗组件R1与R2可提供相同或相似的阻抗值。电压V1可产生于分压电路112的输出端。

在一范例实施例中，振荡电路122可包括比较器131、振荡器132及充放电电路133。比较器131连接至分压电路112、振荡器132及充放电电路133。比较器131可接收电压V1与V2。比较器131可比较电压V1与V2并产生比较信号。此比较信号可反映电压V1与V2之间的差异。振荡器132可根据来自比较器131的比较信号产生展频频率信号CK。例如，振荡器132可包括压控振荡器或其他类型的振荡器。

在一范例实施例中，振荡器132可根据来自比较器131的比较信号调整展频频率信号CK的频率。例如，根据电压V1与V2之间不同的电压差，展频频率信号CK可具有不同的频率。

在一范例实施例中，充放电电路133可根据展频频率信号CK提供电压V2至比较器131。例如，充放电电路133可包括开关组件1331、开关组件1332及电容C。开关组件1331与开关组件1332可根据展频频率信号CK的频率而开启或关闭以分别对电容C进行充电与放电。

在一范例实施例中，控制电路13可包括周期信号产生器或振荡信号产生器，以产生包括三角波或正弦波的控制信号CS。以三角波为例，控制信号CS的波形可如图2所示。

图4是根据本发明的一范例实施例所示出的控制电路的示意图。请参照

图4，在一范例实施例中，控制电路13包括充放电电路41、控制逻辑42及比较电路43。控制逻辑42连接至充放电电路41与比较电路43。控制逻辑42可根据比较电路43的比较结果控制充放电电路41产生信号CS’。比较电路43可将信号CS’分别与信号Vb与Vbb(也称为参考信号)进行比较并将比较结果输出至控制逻辑42。

在一范例实施例中，充放电电路41可包括电流源411、电流源412、开关组件413、开关组件414及反相组件415。根据来自控制逻辑42的控制电压，经反相组件415反相的控制电压可用以控制开关组件413以导通或切断电流源411，且未经反相的控制电压可用以控制开关组件414以导通或切断电流源412。藉此，充放电电路41可输出信号CS’。

在一范例实施例中，比较电路43可包括比较器431与432。比较器431可用以比较信号Vb与CS’并根据比较结果产生输出。比较器432可用以比较信号Vbb与CS’并根据比较结果产生输出。在一范例实施例中，根据信号Vb与CS’的比较结果，控制逻辑42可将信号CS’的电压控制于小于信号Vb的电压。例如，信号Vb的电压可相同于图2的上限电压VA。在一范例实施例中，根据信号Vbb与CS’的比较结果，控制逻辑42可将信号CS’的电压控制于大于信号Vbb的电压。例如，信号Vbb的电压可相同于图2的下限电压VB。在一范例实施例中，根据信号CS’分别与Vb与Vbb的比较结果，信号CS’的电压值可于一个默认电压范围内振荡，如图2所示。

在一范例实施例中，比较器431与432可分别为施密特触发器(Schmitt trigger)或具有类似功能的其他类型的比较器。在一范例实施例中，控制电路13还可包括缓冲组件401。信号CS’可经过缓冲组件401而成为控制信号CS。

图5是根据本发明的一范例实施例所示出的展频频率产生器的示意图。请参照图5，相较于图1的范例实施例，在展频频率产生器50中，是以反相组件51来取代展频频率产生器10中的振荡器132。在本范例实施例中，比较器131的输出可作为展频频率信号CK。未经反相的展频频率信号CK可用于控制开关组件1331，且经反相的展频频率信号CK可用于控制开关组件1332，以产生电压V2。此外，图5中相同标号的组件可参照图1的范例实施例的说明，在此不重复赘述。

在一范例实施例中，图1的展频频率产生器10或图5的展频频率产生器50可设置于一个存储器储存装置或一个存储器控制电路单元中，以与存储器储存装置或存储器控制电路单元共同运作。然而，在一范例实施例中，图1的展频频率产生器10或图5的展频频率产生器50也可设置于其他类型的电子装置中。

图6是根据本发明的一范例实施例所示出的存储器储存装置的示意图。请参照图6，存储器储存装置60可以与主机系统一起使用，而主机系统可将数据写入至存储器储存装置60或从存储器储存装置60中读取数据。例如，所提及的主机系统为可实质地与存储器储存装置60配合以储存数据的任意系统，例如，桌面计算机、笔记本电脑、数字相机、摄影机、通讯装置、音频播放器、视频播放器或平板计算机等。

存储器储存装置60包括连接接口单元61、存储器控制电路单元62及可复写式非易失性存储器模块63。连接接口单元61用于将存储器储存装置60连接至主机系统。在一范例实施例中，连接接口单元61是兼容于序列先进附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元61也可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准或其他适合的标准。连接接口单元61可与存储器控制电路单元62封装在一个芯片中，或者连接接口单元61也可以是布设于包含存储器控制电路单元62的芯片外。

存储器控制电路单元62用以根据主机系统的指令在可复写式非易失性存储器模块63中进行数据的写入、读取与删除等运作。可复写式非易失性存储器模块63是连接至存储器控制电路单元62并且用以储存主机系统所写入的数据。可复写式非易失性存储器模块63可以是单阶存储单元(Single Level Cell,SLC)NAND型闪存模块(即，一个存储单元中可储存1个位的闪存模块)、多阶存储单元(Multi Level Cell,MLC)NAND型闪存模块(即，一个存储单元中可储存2个位的闪存模块)、三阶存储单元(Triple Level Cell，TLC)NAND型闪存模块(即，一个存储单元中可储存3个位的闪存模块)、四阶存储单元(Qual Level Cell，QLC)NAND型闪存模块(即，一个存储单元中可储存4个位的闪存模块)、其他闪存模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块63中的每一个存储单元是以电压(以下也称为临界电压)的改变来储存一或多个位。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕获层。通过施予写入电压至控制栅极，可以改变电荷捕获层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块63中的每一个存储单元具有多个储存状态。通过施予读取电压可以判断一个存储单元是属于哪一个储存状态，藉此取得此存储单元所储存的一或多个位。

在本范例实施例中，可复写式非易失性存储器模块63的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体删除单元。具体来说，同一条字符在线的存储单元可组成一或多个实体程序化单元。若每一个存储单元可储存2个以上的位，则同一条字符在线的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型闪存中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据位区与冗余(redundancy)位区。数据位区包含多个实体扇，用以储存用户数据，而冗余位区用以储存系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据位区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体删除单元为删除的最小单位。也即，每一实体删除单元含有最小数目之一并被删除的存储单元。例如，实体删除单元为实体区块(block)。

在一范例实施例中，图6的可复写式非易失性存储器模块63也称为闪存模块。在一范例实施例中，图6的存储器控制电路单元62也称为用于控制闪存模块的闪存控制器。在一范例实施例中，图1的展频频率产生器10或图5的展频频率产生器50可设置于图6的连接接口单元61、存储器控制电路单元62或可复写式非易失性存储器模块63中，以提供装置运作所需的展频频率信号CK。

须注意的是，图1、图4及图5所示出的电路结构仅为范例而非用以限制本发明。在另一范例实施例中，图1、图4及图5所示出的电路结构中各电子组件之间的连接关系皆可以视实务需求而调整。在另一范例实施例中，图1、图4及图5所示出的电路结构中各电子组件也可以是以具有相同或相似功能的电子组件取代。此外，图1、图4及图5所示出的电路结构中还可包含其他类型的电子组件以提供其他附加功能，本发明不加以限制。

图7是根据本发明的一范例实施例所示出的信号产生方法的流程图。请参照图7，在步骤S701中，提供控制信号至展频频率产生器的阻抗组件以于所述展频频率产生器的阻抗端产生第一电压。在步骤S702中，根据第一电压于展频频率产生器的振荡端产生展频频率信号。

然而，图7中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图7中各步骤可以实作为多个程序代码或是电路，本发明不加以限制。此外，图7的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明的范例实施例所提供的展频频率不包括PLL电路且可产生稳定的展频频率信号。相较于传统包含PLL电路的展频频率产生器，在一范例实施例中，不包含PLL电路的展频频率产生器占用的电路布局之面积较小、电路设计的复杂度较低、和/或运作时的耗电量较低。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附权利要求所界定者为准。