一种堆叠纳米线/片器件及其制备方法
阅读说明：本技术 一种堆叠纳米线/片器件及其制备方法 (Stacked nanowire/chip device and preparation method thereof ) 是由 张青竹 殷华湘 张兆浩 曹磊 李永亮 李俊杰 顾杰 姚佳欣 田佳佳 张静 王文武 于 2021-06-10 设计创作，主要内容包括：本发明涉及一种堆叠纳米线/片器件及其制备方法、一种半导体器件,所述堆叠纳米线/片器件,其特征在于：包括：衬底；纳米线/片堆栈部,其设置在所述衬底上,由半导体材料形成的多个纳米线/片的叠层形成多个导电沟道；环绕式栅极,其环绕于多个纳米线/片周围；所述环绕式栅极包括界面钝化层。界面钝化层可以显著改善堆栈纳米线/片器件的界面特性,减少器件的沟道界面态,从而改善亚阈值器件亚阈值摆幅(SS)特性和漏致势垒降低(DIBL),并可以有效减小器件的关态漏电特性。(The invention relates to a stacked nanowire/chip device, a preparation method thereof and a semiconductor device, wherein the stacked nanowire/chip device is characterized in that: the method comprises the following steps: a substrate; a nanowire/sheet stack portion disposed on the substrate, a stack of a plurality of nanowires/sheets formed of a semiconductor material forming a plurality of conductive channels; a wrap-around gate that wraps around the plurality of nanowires/tiles; the surrounding gate includes an interface passivation layer. The interface passivation layer can obviously improve the interface characteristic of a stacked nanowire/chip device and reduce the channel interface state of the device, so that the sub-threshold swing (SS) characteristic and the Drain Induced Barrier Lowering (DIBL) of the sub-threshold device are improved, and the off-state leakage characteristic of the device can be effectively reduced.)
技术领域
本发明涉及半导体集成技术领域，尤其涉及一种堆叠纳米线/片器件及其制备方法。
背景技术
随着晶体管特征尺寸的不断微缩，传统的MOSFET器件经历了由平面结构到三维结构的转变，提升器件性能的同时降低短沟道效应带来的影响。目前主流的三维结构晶体管是FinFET。但是FinFET在5nm以下技术代面临巨大的挑战，而在最新发布的InternationalRoadmap for Devices and Systems(IRDS)中，纳米线/片环栅晶体管(Nanosheet-GAAFET)是3nm节点之后可以有效替代FinFET的关键器件，并且可以显著抑制短沟效应，提升器件的电流驱动性能。
目前，GAA stacked nanosheet FET的研究进展受到了学术界和产业界的广泛关注。不断更新的制备流程和关键工艺，以及优化后的器件结构是新型CMOS器件的热门研究方向。
GAA stacked nanosheet FET是在FinFET和Nanowire-FET的基础上发展而来的一种具有环栅结构和水平纳米线/片(NS)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比FinFET器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，Nanosheet-GAAFET具有有效栅可调和垂直水平方向的堆叠设计也可显著增强器件的电流驱动性能。
GAA stacked Nanosheet FET的制备在一定程度上与主流FinFET的制备工艺流程兼容。但是，器件制备工艺引起中引起超晶格GeSi/Si叠层相互扩散，使得GeSi的Ge离子向相邻的Si层扩散，在GeSi层与Si层相邻的界面上形成了低Ge成分材料界面。界面低Ge成分材料界面在现有技术中不能选择去除，导致界面陷阱增多，集成热预算导致制备出堆叠纳米线/片器件界面较差，使器件的亚阈值特性变差，漏电流和功耗增加，因此需要进一步界面优化。
发明内容
针对上述技术问题，本发明提出了一种改善堆叠纳米线/片器件沟道界面方法，具体采用了如下技术方案：。
一种堆叠纳米线/片器件，其特征在于：包括：
衬底；
纳米线/片堆栈部，其设置在所述衬底上，由半导体材料形成的多个纳米线/
片的叠层形成多个导电沟道；
环绕式栅极，其环绕于多个纳米线/片周围；
所述环绕式栅极包括界面钝化层。
一种堆叠纳米线/片器件的制备方法，其特征在于：包括：
提供衬底；
利用半导体材料在所述衬底上形成纳米堆栈部，形成纳米线/片堆栈部；
形成环绕式栅极，环绕于多个纳米线/片周围；
环绕式栅极包括界面钝化层。
与现有技术相比，本发明具有以下有益的技术效果：
(1)采用气体对纳米线/片表面进行在气体氛围高温退火处理减小纳米线/片表面的羟基悬挂键形成界面钝化层，界面钝化层可以显著改善堆栈纳米线/片沟道的界面态，从而改善亚阈值器件亚阈值摆幅(SS)特性，并可以有效减小器件的关态漏电特性。
(2)通过臭氧氧化后，并去除表面形成的氧化层，剥离表面原子，形成高质量的硅沟道界面，可以显著改善堆栈纳米线/片沟道的界面态，从而改善亚阈值器件亚阈值摆幅(SS)和漏致势垒降低(DIBL)特性，并可以有效减小器件的关态漏电特性。
(3)工艺方案简单，不会损伤纳米片沟道形貌或恶化器件特性。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为本发明在衬底上生长超晶格叠层示意图。
图2为本发明在超晶格叠层上形成第一侧墙示意图。
图3为本发明刻蚀超晶格叠层形成鳍片示意图。
图4为本发明去除第一侧墙、形成浅槽隔离区沿垂直鳍线方向的纵向剖面示意图。
图5为本发明在鳍片上形成伪栅沿垂直鳍线方向的纵向剖面示意图。
图6为本发明在伪栅两侧形成第二侧墙的俯视示意图。
图7A为本发明在伪栅两侧形成第二侧墙沿X线的剖面示意图、图7B为进行源漏刻蚀、图7C为外延生长源漏极、积淀隔离层沿X线的剖面示意图。
图8为本发明去除伪栅沿X线的剖面示意图。
图9为本发明纳米沟道释放沿Y线的剖面示意图。
图10为本发明形成界面钝化层、高K介电沿Y线的剖面示意图。
图11为本发明形成金属栅沿X线的剖面示意图。
图12为本发明堆叠纳米线/片器件沿Y线的剖面示意图。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在本实施例中，提供一种用于制造堆叠纳米线/片器件的方法。以下以制备堆叠纳米片器件100为例，具体工艺包括：
提供衬底101，可为体硅(bulk silicon)。
衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，当采用体硅衬底，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。
去除体硅衬底表面的二氧化硅(SiO2)，并在体硅衬底上依次外延生长出多个周期的第一半导体层201’/第二半导体层202’的超晶格结构的叠层，最终生产出的厚度会直接决定纳米线/片通道的高度以及静电性能。其中，第一半导体层201’材料为Gesi,第二半导体层202’材料为Si。
如图2所述，采用自对准的侧墙转移(SIT)工艺形成纳米尺度第一侧墙301阵列，第一侧墙301为氮化硅(SiNX),具体形成过程为：在超晶格叠层上覆盖一层牺牲层302，牺牲层302具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层302，积淀氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层302，使其仅保留在超晶格叠层上多道周期性氮化硅(SiNx)第一侧墙(spacers)301，所述氮化硅(SiNx)第一侧墙301在光刻中起到硬掩膜(Hard Mask)的作用。
通过刻蚀工艺把外延生长的超晶格叠层做成多个周期分布的鳍片。以第一侧墙301为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。所述鳍片上部为超晶格叠层形成的导电沟道区，下部为衬底，形成如图3所示的鳍片。所述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀(RIE)。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。尽管图3示出了一个鳍片，应能理解可使用任何合适数量与形态的鳍片。鳍片的高度大约100nm-400nm，宽度大约为20-200nm。在此定义方向，X方向为鳍线方向，Y方向为垂直鳍线的方法。
如图4所示，在相邻的两个鳍之间设置浅槽隔离(shallow trenchisolation,STI)区103，介电绝缘材料沉积邻近于鳍片以形成浅沟槽隔离区103。浅沟槽隔离区103可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。浅沟槽隔离区103的作用是隔开相邻鳍片上的晶体管。浅沟槽隔离区103区使得超晶格叠层的最底层的第一半导体层201’露出。
如图5所示，在露出的鳍片上、与鳍线相垂直的方向(即Y方向)上形成伪栅(dummygate)106，可采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成伪栅106。伪栅106横跨鳍上部的超晶格叠层，多个伪栅沿着鳍线方向周期性分布的。伪栅106所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。
如图6、7A所示，在伪栅106两侧、沿鳍线方向(即X方向)分别设置氮化硅(SiNx)第二侧墙107，两侧的第二侧墙厚度相同。图6中设置了X、Y两条虚线，X线为沿鳍线方向、鳍片的中心线，Y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以X、Y两条线的剖面示意图。
如图7B、7C所示，采用伪栅106、第二侧墙107作为掩膜，通过刻蚀工艺对鳍片进行刻蚀，通过刻蚀工艺把伪栅106之间鳍片全部清理干净，清理出来的空间用于后续外延生长源漏极108，可利用合适的方法如金属有机化学气相沉积、分子束外延、液相外延、气相外延、选择性外延成长(selective epitaxialgrowth,SEG)、类似方法或前述的组合形成源极/漏极区。对于P型堆叠纳米线/片器件，源漏极材料为硼(B)掺杂SiGe(SiGe:B)，对于N型堆叠纳米线/片器件，源漏极材料为磷(P)掺杂硅(Si)(Si:P)，源漏极108的高度与超晶格叠层的高度相平。
接着对第一半导体层201’/第二半导体层202’的超晶格结构的叠层中的第一半导体201’层，即GeSi层，两端进行刻蚀，述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀。
如图7C所示，在源漏极108上沉积隔离层109，防止后续步骤中的栅极105与源漏极108短路，并对隔离层109进行化学机械抛光，使其平坦化。
可利用合适的方法如金属有机化学气相沉积、分子束外延、液相外延、气相外延、选择性外延成长(selective epitaxial growth,SEG)、类似方法或前述的组合再隔离层外形成源极/漏极区。对于P型堆叠纳米线/片器件，源漏极材料为硼(B)掺杂SiGe(SiGe:B)，对于N型堆叠纳米线/片器件，源漏极材料为磷(P)掺杂硅(Si)(Si:P)，源漏极的高度与超晶格叠层的高度相平。
如图8所示，通过刻蚀工艺，将前述的多晶硅(PolySi，p-si)或非晶硅(a-si)形成的伪栅刻106蚀掉，即去掉伪栅106。
如图9所示，选择性刻蚀超晶格叠层中的牺牲层，进行纳米片(nanosheet)沟道释放。对鳍片露出的导电沟道区部分进行处理，移除每层第一半导体层201’，第一半导体层201’即为牺牲层，第二半导体层202’形成纳米片202，纳米片202宽度WNS范围为5-50nm，厚度TNS范围为3-20nm。
对于P型器件，牺牲层为Si层，选择性移除选择性Si层，保留SiGe层。选择性移除工艺中可使用相对于SiGe以较快的速率选择性地刻蚀Si的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放。
对于N型器件，牺牲层为SiGe层，选择性移除选择性SiGe层，保留Si层。选择性移除工艺中可使用相对于Si以较快的速率选择性地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放。
在一个实施例中，采用原子层刻蚀(ALE)工艺实现纳米沟道释放，用于精确控制纳米片的宽度。
如图9所示，选择性移除部分第一半导体层201’后，第二半导体层202’形成的纳米片202叠层，形成了纳米堆栈部102。
器件制备工艺引起超晶格GeSi/Si叠层相互扩散，使得GeSi的Ge离子向相邻的Si层扩散，在GeSi层与Si层相邻的界面上形成了低Ge成分材料界面。低Ge成分材料界面在现有技术中不能选择去除，导致界面陷阱增多，集成热预算导致制备出堆叠纳米片器件界面较差，使器件的亚阈值特性变差，漏电流和功耗增加。
在一个实施例中，采用气体处理第二半导体层202’的表面原子，减小鳍表面羟基的悬挂键，在第二半导体层202’的表面形成界面钝化层110，从而去除低Ge成分材料界面，改善了纳米堆栈部102中第二半导体层202’表面的界面特性。
在另一个实施例中，采用原子层刻蚀、多次低温臭氧氧化和去除方法，去除第二半导体层202’表面的原子，从而去除低Ge成分材料界面，改善了纳米堆栈部102中第二半导体层202’表面的界面特性。
接着，如图10所示，沉积高K介质层104，使得高K介质层104环绕纳米堆栈部102表面，且覆盖隔离层及氮化硅(SiNx)侧墙表面107。高K介电层可具有高于约7.0的介电常数，可采用HfO2或Al2O3。
接着，如图11所示，在伪栅106清理出来的空间、高K介质层104外沉积金属栅105，并进行对金属栅105进行化学机械抛光，使其平坦化。金属栅105可为多层结构，金属栅105可采用金属铝(Al)或钨(W)。利用化学气相沉积、物理气相沉积等工艺形成金属栅105。如图11中所示出，金属栅极填充了伪栅清理后的空间。
在一个实施例中，采用原子层沉积(ALD)工艺逐层沉积高K介电层104和金属栅105，其中包括界面氧化层(IL)、栅介质HfO2、阻隔层TiN/TaN、以及栅极金属(NMOS TiaAlC；PMOS TiN)，形成垂直堆叠的水平多层纳米片202。
上述即为制备完整的堆叠纳米线/片器件的工艺流程，上述流程同样适用于纳米片、纳米线、堆叠纳米线器件。
至此，提供了一种堆叠纳米线/片器件结构，如图12述，堆叠纳米线/片器件100包括：其包括衬底101，衬底101上由第二半导体形成的纳米片202堆叠形成的堆栈部102。
环绕式栅极，其环绕于纳米堆栈部102周围；环绕式栅极由内及外具体包括界面钝化层106、高K介电层104和金属栅105。高K介质层环绕纳米堆栈部102表面，高K介电层可具有高于约7.0的介电常数，可采用HfO2或Al2O3。
其中界面钝化层110的形成过程为：采用气体处理第二半导体层202’的表面原子，减小鳍表面羟基的悬挂键，在第二半导体层202’的表面形成界面钝化层，从而去除低Ge成分材料界面，改善了纳米堆栈部102中第二半导体层202’表面的界面特性，形成纳米片202。
金属栅105位于高K介电质层104外，金属栅极105可为多层结构，金属栅105可采用金属铝(Al)或钨(W)。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
(1)采用气体对纳米线/片表面进行在气体氛围高温退火处理减小纳米线/片表面的羟基悬挂键形成界面钝化层，界面钝化层可以显著改善堆栈纳米线/片沟道的界面态，从而改善亚阈值器件亚阈值摆幅(SS)特性，并可以有效减小器件的关态漏电特性。
(2)通过臭氧氧化后，并去除表面形成的氧化层，剥离表面原子，形成高质量的硅沟道界面，可以显著改善堆栈纳米线/片沟道的界面态，从而改善亚阈值器件亚阈值摆幅(SS)和漏致势垒降低(DIBL)特性，并可以有效减小器件的关态漏电特性。
(3)工艺方案简单，不会损伤纳米片沟道形貌或恶化器件特性。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
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